原创 verilog 的 FOR语句

end
endmodule

注意 综合需要 将 for  循环展开

 资源 消耗如下

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module pcie( input clk, input rst_n,output reg [15:0]numout,input [12:0]data
    );
reg[7:0] cnt;
reg [4:0]i;
always@(posedge clk or negedge rst_n)
  begin
  if(!rst_n)
  numout<=0;
  else begin
  for(i=0;i<13;i=i+1) begin   
    if (data)
    numout<=numout+1;