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用户1431377 2016-6-29 16:16: sata host and PCIE; 前段时间在做PCIE的DMA，完成了X4与X8的基于V5平台的dma 操作，实际测试速度(X4 LANE)为DMA READ 610MB/S ,DMA WRITE 760MB/S, 在调 ...; 1154 17 0 17

fpga 设计 sata

用户1431377 2014-12-15 22:00: FPGA GTP V5; FPGA GTP及PCIe使用 ...; 3307 21 3 24

fpga gtp v5

用户1431377 2014-10-25 10:57: vivado xdc约束; XDC和UCF约束的区别主要包括：（１） XDC是顺序语言，它是一个带有明确优先级的规则。（２）一般来说，UCF应用于网络，而XDC可 ...; 3052 18 0 18

xdc约束与ucf

用户1431377 2014-5-4 20:41: DDR2 虚拟FIFO设计; 最近由于需要做了基于FIFO的DDR2的设计，在实际调试后工作正常; 1353 22 0 22

ddr2 虚拟fifo设计

用户1431377 2013-12-19 23:23: xilinx V5 gtp 的使用摸索; 最近在摸索 V5的 rocket io 的使用，主要收获如下 1 GTP 时钟 GTP 的时钟源可以有三种提供方式 1, 相邻的 GT ...; 4552 28 3 31

fpga xilinx i/o rocket

用户1431377 2013-10-25 22:11: verilog 的 FOR语句; module pcie( input clk, input rst_n,output reg numout,input data ); reg i; always@(posedge clk or negedge rst_n) begin ...; 1786 20 0 20

verilog 语法

用户1431377 2013-6-24 18:10: 工控机 4层高速主板; 工控机 4层高速主板; 981 14 0 14

高速pcb图

用户1431377 2013-6-24 18:05: VHDL并行语句与顺序语句的理解; VHDL的并行语句用来描述一组并发行为，它是并发执行的，与程序的书写顺序无关。进程语句 begin 进程语句包含在结构体中，一个结构体可以有多个 ...; 2476 14 0 14

vhdl

用户1431377 2013-6-24 17:57: 信号反射电压; 在高速电路设计，信号完整性问题中很重要的一种现象就是信号的反射。信号沿传输线向前传播时，每时每刻都会感受到一个瞬态阻抗，这个阻抗可能是传输线本身的 ...; 1547 17 1 18

pcb 高数

用户1431377 2013-6-17 18:44: skew 与jitter; 系统时序设计中对时钟信号的要求是非常严格的，因为我们所有的时序计算都是以恒定的时钟信号为基准。但实际中时钟信号往往不可能总是那么完美，会出 ...; 5519 16 1 17

fpga时钟

用户1431377 2013-5-29 15:00: verilog 学习资料; verilog学习的权威资料; 955 13 0 13

fpga

用户1431377 2013-5-29 14:41: 讨论VHDL与verilog 的不同; 1. 在verilog 中在always@（ posedge clk）能写出组合电路吗 module verilog_test(clk,a,data,asy_rst); input clk; ...; 1030 17 0 17

fpga

用户1431377 2013-5-29 14:40: 讨论VHDL与verilog 的不同; 1. 在verilog 中在always@（ posedge clk）能写出组合电路吗 module verilog_test(clk,a,data,asy_rst); input clk; ...; 981 18 0 18

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