原创 硬件描述语言HDL

    今天借了一本Verilog的书看看。

     首先就谈到了Verilog这种HDL(Hardware Description Language)的历史。Verilog是由Phil Moorby于1983年在Automated Integrated Design Systems(后更名为Gateway Design Automation--Gateway大家都很熟吧)公司首创的。后来又设计出了Verilog-XL仿真器，使得Verilog逐渐走入了硬件工程师的视线。并于1993年获得了IEEE的认可，IEEE为此专门制定了IEEE 1364-1995标准。

     Verilog和VHDL是世界上使用最为广泛的两种硬件描述语言，它们的功能都是相同的，都是借助类似高级语言的特性来描述数字电路的结构和功能，都可以对设计出来的电路进行仿真和验证，以保证电路的正确性，以及都可以实现电路描述与工艺实现的分离。但是他们有着不同的特点：
1.Verilog HDL的语法规则和C语言十分相似，而VHDL的语法规则和ADA比较相似，而C语言作为一种通用语言，更好地为电子工程师所熟知，因此，Verilog比VHDL容易。
2.Verilog不支持用户自定义的数据类型，而VHDL可以很好的支持这一功能。因此，VHDL可以更好的在较高的抽象级别上描述数字电路系统。在设计百万门的大规模数字电路时，使用VHDL可以取得更好的效果。
3.Verilog对语法的要求比VHDL宽松很多，语法检查不严格。因此在设计Verilog时要十分注意代码的书写，否则很容易出现设计的和现实的功能不相同的情况，或者出现竞争冒险，而VHDL对语法的要求很高。

    针对以上Verilog的一些缺点，出现了System Verilog硬件描述语言，它对语法的要求增加了，另外，支持自定义的数据类型，还支持C++的一些特性，因此，注定会成为未来Verilog的代替者。