原创 硬件调试经验小结

2012-11-1 19:14 1308 21 22 分类: MCU/ 嵌入式

在硬件调试过程中,总是会碰到各种各样诡异的问题。为了提高硬件调试的效率,少走弯路,本人就这几天在硬件调试过程中的感悟作一下小结吧。欢迎大家批判指正。

 

1、在测试过程中,发现某芯片的输入正常、输出无。

常规思路:马上想到可能是芯片功能损坏,导致了有输入、无输出;

容易忽略的一种情况:后端负载的问题,如负载对地或对电源短路等,从而导致芯片的输出一直被拉低或拉高而表现为无输出。

该情况不一定就是芯片的问题,还可能是后端负载的问题,如负载对地或对电源短路等。可以测试一下相应信号管脚的对地和对电源阻抗,看是否有异常。

 

2、电源调试中,电压无输出;断开电源芯片与负载的连接后,电压有输出。

常规思路:负载出现了问题,导致接上负载就把电压拉低;

容易忽略的情况:电源部分的问题,如电源的带载能力降低,已无法有效带动后端负载。

该情况不一定就是负载出了问题,还可能是电源本身的问题。可以测试一下后端负载阻抗,看是否有异常。

 

文章评论1条评论)

登录后参与讨论

用户1626498 2014-3-27 21:55

这些我也遇到过,有时候脑袋转不过来 嘿嘿
相关推荐阅读
asus119_412419641 2013-07-17 23:41
Allegro使用小结
1、解决Allegro在大鼠标模式下的拖影问题(尤其在Win7系统下) 大鼠标去掉拖影的设置方法:在env文件里面一句set infinite_cursor_bug_nt 注意:在pcbe...
asus119_412419641 2013-07-15 23:37
FPGA代码设计规范整理
  1、设计中的FIFO、状态机接口需要有异常恢复状态和状态上报机制,格雷码电路防止被综合电路优化掉。 a)自行设计的格雷码FIFO(一般用于连续数据流跨时钟域)用Synplify综合时,...
asus119_412419641 2013-07-15 22:03
FPGA代码设计规范整理
  1、设计中的FIFO、状态机接口需要有异常恢复状态和状态上报机制,格雷码电路防止被综合电路优化掉。 a)自行设计的格雷码FIFO(一般用于连续数据流跨时钟域)用Synplify综合时,...
asus119_412419641 2013-07-15 21:58
FPGA代码设计规范整理
  1、设计中的FIFO、状态机接口需要有异常恢复状态和状态上报机制,格雷码电路防止被综合电路优化掉。 a)自行设计的格雷码FIFO(一般用于连续数据流跨时钟域)用Synplify综合时,...
asus119_412419641 2013-06-30 23:28
Cadence Allegro导网表的错误问题解决
  在Allegro导入网表的时候,有时候会出现这样一个错误问题,如下:   ------ Oversights/Warnings/Errors ------   #1   E...
asus119_412419641 2013-04-24 17:22
[博客大赛]关于OrCAD Capture CIS导网表出现问题的解决方法
在Capture CIS中完成原理图编辑修改后,导出网表时,出现了以下错误:   #192 ERROR(ORCAP-36004): Conflicting values of part n...
我要评论
1
21
关闭 站长推荐上一条 /2 下一条