原创 PCB设计规则

一．基本设计原则

1． 电源线：

应在允许的范围内尽量加宽电源线；

在电源入口加去耦电容10uf—100uf和100nf

2．地线：

   模拟地和数字地分开，最后通过电感或单线连接；

   地线应尽量加宽，通常覆铜，应注意不要有死铜，否则这些金属区域会充当辐射天线，覆铜时最好使用栅格状，这样有利于散热。

3．元器件：

   相邻走线之间不要有过长平行线，可以适当用蛇行弯来缩短平行走线；

   相邻层走线方向垂直；

   晶振与CPU的时钟输入线尽量短，同时应尽量远离其他低频器件，晶振底下不要走线；

   布局时以核心器件（如CPU、FPGA等）为中心配置，尽量缩短器件间的引线和连接；

   应按照频率和电流开关特性分区，高频电路和低频电路分开，噪声器件和非噪声器件见应有一定距离；

4．去耦电容：

   一般来讲去耦电容的选取不是十分严格，可按照C=1/f计算

   每10片芯片左右布置一片10uf电容，为蓄放电容；

   尽量每个集成电路放置一个10--100nf的电容，电容尽量靠近芯片电源脚，引线过长影响去耦效果；

   贴片电容寄生电感比引线电容小，适用与高频电路；

电容之间不要共用过孔，最好打多个过孔接电源和地，过孔要接近焊盘，也可以直接打在焊盘上；

5．降低躁声和干扰：

   应采用45°折线而不采用90°折线；

   通常串联一个电阻来降低信号上下沿跳变速度；

   闲置的门电路输入端不要悬空，闲置的运放正输入端接地，负输入端接输出端；

   晶振下面和和对噪声特别敏感的器件下不要走线；

   关键信号线要尽量粗，如空间允许两边加保护地；

   总线，时钟，片选信号等重要信号要远离I/O线和接插件；

   应尽量减少信号线的环路面积；

   功率线和交流线要和信号线分开走；

   模拟电压输入线和参考电压端要远离数字电路的信号线；

   数据总线，地址总线，和控制总线要尽量长度相同而且要尽量短。

二．电磁兼容EMC

1．元器件选择：

   对于有引脚的元件，在高频时会形成一个小电感，约为1nH/mm/引脚，另引脚的末端也会产生一个小电容，约为4pF，因此应尽量减小引脚长度。

   对于无引脚表面贴装的器件，其寄生参数的典型值为0.5nH的寄生电感和约0.3pF的引脚末端电容。

   从电磁兼容角度，表面贴装元件效果最好，放射状引脚元件（如球栅阵列封装）次之，双列直插最差。

电阻：

   表面贴装电阻优于有引脚的电阻。对于有引脚的电阻，首选碳膜电阻，其次金属膜电阻，最后是饶线电阻。在相对低的工作频率下（约MHz数量级），金属膜电阻适用于高功率密度或高精确度的电路中，饶线电阻在频率敏感的的应用中不能用它，适用于大功率电路中。

电容：

   铝电解电容和钽电解电容适用于低频终端，主要是存储器和低频滤波器；陶瓷电容常用于去耦电路和高频滤波；特殊的低损耗电容和云母电容用于甚高频电路和微波电路。

   去耦电容距离芯片越近，其电流的环路面积约小，电路的辐射越小，电路的辐射强度和电流的环路面积成正比。

   电容的引线电感，电容与IC之间的走线电感都会影响去耦电容的去耦效果，所以要通过选择适当的电容种类，减小电容的引线电感，通过适当的步线减小电容与IC之间的走线电感。

集成电路：

   芯片的引脚越短EMI问题越小，所以应首选表贴器件，TTL和CMOS由于开关门限不同，如果同时使用，会产生时钟抖动，信号线和电源线也会产生谐波，所以最好使用同系列器件。COMS有更高的噪声余量，应首选COMS器件，COMS的输入阻抗高，易受感应，因此应为未使用的COMS引脚应接电源或地。

高速电路中，源和负载的阻抗匹配非常重要，阻抗失配会导致信号的反射和振铃。信号的端接能降低信号的快速的上升和下降沿，减少信号的反射和振铃。信号的端接方法包括：串联、并联、RC、戴维南、二极管。

2.原器件布局

   原器件的布局应该均衡，排列疏密有序，而不能头重脚轻。

   布局时应考虑如下问题：电路板尺寸是否与加工图纸尺寸相符；是否符合PCB制造工艺要求；有无定位标记；元件在二维和三维空间上有无冲突；布局是否疏密有序，排列整齐；是否全部布完；需经常更换的器件能否方便的更换；热敏元件和发热元件距离是否适当；调整可调元件是否方便；信号流程是否顺畅且互连最短；线路干扰问题是否考虑。

   布局时应把数字电路，模拟电路及电源电路分别放置，将高频电路和低频电路分开；安排电路时要使信号线长度最小，在布置逻辑电路时，应把互相有关的逻辑电路方的靠近些；低电平信号通道不要靠近高电平信号通道和无滤波的电源线；DC/DC变换器、开关元件尽可能靠近变压器放置，以使导线长度最短。

3.PCB布线

在高频情况下电路板上的走线、过孔、电阻、电容就、接插件的帆布电感与电容等不可忽略，走线长度大于噪声频率的1/20时，就会产生天线效应，噪声通过走线向外发射。

一个过孔大约0.5pF的电容，一个集成电路本身的封装材料引入2~6pF的电容，一个电路板上的接插件大约有520nH的分布电感，一个直插的24脚芯片插座引入4~18nH的分布电感。这些小的参数在较低的频率下可以忽略不计，但在高速系统中就应与注意。下面是避免分布参数影响的一些方法：

增大走线间的距离以减少电容耦合的串扰；平行的布电源层和地层以使PCB电容达到最大；将敏感走线和高频走线布在远离高噪声电源线；加宽电源线和地线以减少电源线和地线的阻抗。

布线时可以采用3W原则，即，关键信号之间的线间距为线宽的三倍以上，非关键信号之间或差分信号之间的线间距为线宽的两倍以上。可以有效地减少同一层中相邻线路的串扰和噪声耦合。

应尽量减少过孔数量，对于高速的并行线，如果过孔不可避免，那就要确保每根信号线有相同的过孔数。

应避免直角的转弯路经，因为在拐角边缘能产生集中的电场，和相邻路经产生耦合噪声因此应选45°折线。

在高频信号和敏感信号中不要使用短截线。

信号线的宽度从源到负载应保持常数，宽度改变时，路经的租抗也会改变导致阻抗不平衡而产生反射。

4.信号完整性

影响信号完整性的主要因素：信号延时、反射、地弹、串扰

1）当传输线上的阻抗不连续时会导致信号反射，这种不连续可能是因为走线宽度的变化，终端不匹配，二分支走线，布线间的过孔等原因。

减小反射的方法是在发送端和接收端进行终端阻抗匹配，最简单也是最常用的匹配方式就是串行端接，其典型值为10~75欧姆。

2）串扰是线间的信号耦合，在PCB中串扰与线的长度，线的间距，线中信号传输方向有关，下面是减小串扰得几种方法：

串扰大小与线间距成反比，与平行长度成正比，因此，加大线间距，减小走线的平行长度，必要时采用jog 式走线（固定最大平行长度推挤的布线方式，即，对于平行长度很长的两根信号线，在布线时间断式的将间距拉开）；在布线空间允许的情况下，在串扰较严重的信号线之间插入一条地线可起隔离作用，减小串扰。