原创 封裝業的文藝復興時代來臨

封裝業的文藝復興時代來臨，因為摩爾定律放慢，過去5年封裝技術種類大幅增加。由於晶片愈薄愈小，種類型態大為增加，過去5年封裝型態數量比過去5~10年快了4~5倍，往後將會以10倍數成長，替封裝廠帶來無限的研發機會。

近年半導體產業有年成長率減緩的現象，1985~2005年複合成長率達到12%，而根據研究機構預測2005~2010年複合成長率僅6%。未來半導體成長驅動力為何？就終端系統面而言，主要動力有3，包括PC、消費性電子(Consumer Electronics)和手持式產品等。可以發現今天電子產品都含有4C功能，比如手持式產品中，最高階的產品應用包括GPS、無線網路、PC、通訊基本功能及多媒體等消費性功能。同樣的情況也顯現在NB上。
在上述大前提下，若談到封測產業，以技術角度而言，未來PC應會驅動主要高階覆晶封裝(Flip Chip；FC)的發展。PC、NB愈強調輕薄短小，有一些系統級封裝(SiP)整合技術應用在其中，比如繪圖處理器(GPU)和記憶體(RAM)的整合。
PC相關高階FC的發展，會隨著摩爾定律(Moore’s Law)，製程從65奈米、45奈米到32奈米往前演進。不管是NB或是桌上型電腦，晶片中有很多應用到SiP的機會，比如高階繪圖晶片、CPU及DRAM等。特殊性封裝技術如晶圓級封裝(Wafer Level Package；WLP)也會運用愈來愈多。
若從手機來看，所有手機也都會運用SiP技術，包括MEMS麥克風、Camera模組、WLAN、Wi-Fi、WiMAX模組、藍芽等相關晶片都在裡頭。SiP驅動力在於手機，從過去2年一直到未來都會大量應用。FC對手機而言，是應用各種形式的SiP，有時是單純的FC，有時又以FC加球閘陣列封裝(BGA)，或者是FC搭配WLP技術，有更複雜者，是以FC及WLP等相關模組的形式呈現。 但手機和PC不同的是，PC單價為1,000~1,500美元，但手機價格較便宜，FC在手機的技術挑戰很大，不但要包含其他功能，而且客戶給的規格又很小，技術難度高，封裝廠的R&D費用就會相對提高。而客戶願意給的價格很低，所以FC技術一定要降低成本，才可以運用在手機上。
至於消費性電子部分，基本上的封裝形式和手機與PC的技術有異曲同工之妙，SiP上最尖端的研發是來自於手機，手機是驅動所有SiP的推手，而消費成本壓力和手機相似，而PC是高階FC驅動力，因此消費性電子對封裝技術的變革是與手機和PC大致相同，在此不再贅述。
根據摩爾定律，裸晶持續微縮，效能提升，但單價相對下降。不過，在封裝業不一樣，現今摩爾定律放緩，從45奈米製程演進到22奈米製程，現在處於32奈米製程時代，預測22奈米製程是2012年切入，至於從22奈米製程走進16奈米製程的時程，詢問不同的IDM廠會給予不同的答案，但大體來說時間點落在2014年~2020年之間。以摩爾定律來說，現在各家業者對32奈米已有把握，但至於22奈米製程，各家晶圓廠也不是有很多共識，因為物理特性已逼到極限，所以定律已有所放緩。現在可以看到在摩爾定律放緩下，新一代的封裝技術如堆疊式、矽穿孔(Through Silicon Via；TSV)等出現。藉由三度空間堆疊，以增加裸晶容量，補足摩爾定律放緩的問題。
2008年是45奈米製程時代，封裝技術走得比摩爾定律快。根據日月光封裝技術藍圖，SiP已衍生出新一代的Cavity PoP和Embedded Die等，預計在2009年走進32奈米製程之際，封裝技術將演進至Fan in PoP及TSV。封裝未來研發重點在於把厚度作最大的利用。在裸晶不斷微縮下，封裝研發花很多時間從面積、平面著手以容納更細的線路、更多的接腳，並且更多的裸晶放在同一基板上，因而產生如多晶片封裝(MCP)、PoP及堆疊式封裝(Stacked Die Package)等整合技術。由此可看出裸晶有愈疊愈高的趨勢，這是善用空間及厚度，未來厚度空間將繼續延伸發展。假設手機和PC是未來封裝技術主要驅動力，尤其2008年走入嵌入式(Embedded)時代，IC線路縮小，但在厚度一定下，部分裸晶勢必得嵌入基板，以減少空間的佔用。
此外，fan out WLP也是運用厚度的技術。以現有WLP技術而言，IC微縮到很小，可是無法放太多數量的錫球在晶圓上，受到間距(Pitch)限制，只能將裸晶做大一點，無法讓裸晶縮小而享受到成本降低的好處，等於沒有用到摩爾定律的正面效用。所以日月光開發新製程，將於2008年開始量產，在同樣的裝置(device)上，裸晶能夠縮到最小，其封裝型態不會比裸晶大太多，日月光fan out WLP採取拉線出來的方式，同時成本也會相對便宜。採取晶圓級封裝技術，有拉線基本方式，將讓封裝不再是瓶頸，此時會影響IC成本的因素將是裸晶大小。此外，WLP只能放置1種裸晶，但fan out WLP可以讓多種不同的裸晶做成像WLP一樣地由平面埋進去，等於少1層封裝，若放置3顆裸晶等於少3層封裝，有助於降低客戶成本。
在2010年走進32奈米以下製程之際，WLP也將以從TSV搭配延伸至3D WLP。 在TSV兩側邊都有線路，可以決定哪一邊放置錫球，以形成3D WLP，這也是厚度的最佳應用。FC也可以採用在TSV，以伺服器、PC為例，也有很多封裝設計可以藉TSV走在摩爾定律前面，比如CPU及快取記憶體。TSV可大幅提高封裝布線密度，未來影像感測元件(CIS)、基頻等領域也會走TSV技術。

只是TSV不是所有封裝廠可以跨入。因為R&D人才從晶圓探測(wafer probe)、凸塊、Fab 製程、 材料、封裝、測試到系統等領域都要懂，人才也要有產品概念，設計者將效能都設計在內，設計出來的SiP才具有產品的概念。另外，新進者也必須投資全新設備，這不是一般規模的封裝廠所能負擔。因此未來封裝業就是大者恆大，得要有資金培養人才。日月光在過去3年整合人才，預計TSV技術於2009年就會有營收貢獻，營收明顯成長是在2010年以後。因為早同業1~2年，而且也與多家客戶合作開發。
隨著摩爾定律放緩，2014年走到16奈米製程時代，系統單晶片(SoC)技術會繼續下去，而SiP應用也會愈來愈多，兩者會相輔相成。相對於幾年前，SiP時代來臨，由於產品上市時間(time to market)比SoC快，因此很多產品採用SiP。短期而言，最佳途徑仍是SiP。
我認為封裝業的文藝復興時代來臨，因為摩爾定律放慢，過去5年封裝技術種類大幅增加。由於晶片愈薄愈小，種類型態大為增加，過去5年封裝型態數量比過去5~10年快了4~5倍，往後將會以10倍數成長，替封裝廠帶來無限的研發機會。
對封裝廠而言， R&D費用逐年增加，如何降低R&D費用負擔？學校、客戶變成腹地，共同joint develop，一起研發，是可行的方法，把世界變成研發基地，R&D費用可以維持在2~3%的低水準。封裝業要控制成本，儘量要合作，包括IDM、設備廠、供應商，尤其是愈來愈薄的封裝，材料和設備也益趨重要。未來封裝技術變革要靠基板的技術能力，基板材料的重要性將愈來愈高，日月光自有基板廠，擁有自主的基板研發能力，也更具競爭力。面對高效能、低成本的晶片，封裝技術成本提高，以90奈米製程來看，封測成本比重佔30%左右，愈往Low K製程走，封測比重愈高。封裝業大者恆大，專業分工成局，隨著研發成本愈來愈高，封裝廠一定要和上下游合作。
我認為封裝業整合會加速，12年前封裝廠有60~70家，目前在檯面上只有10家左右，未來，不僅SiP、FC會繼續成長，其他諸如導線架（Leadframe）、BGA的封裝，也會隨著摩爾定律，從65奈米、45奈米到32奈米的製程發展而繼續成長。（日月光集團研發長暨研發處總經理唐和明口述，李洵穎整理）

唐和明於台灣大學得到工程學士學位後，先後也取得美國哥倫比亞大學工程碩、博士學位，目前擔任日月光集團研發長暨集團研發總經理。在加入日月光集團之前，曾任數個重要的管理職位，包括大眾電腦集團半導體事業總經理、福懋科技副總經理，並曾在IBM華森研究中心（Thomas J. Watson Research Center）擔任大型電腦與工作站元件的先進封裝研究人員長達13年半，也為IBM的East Fishkill Facility擔任先進封裝與IC研發之資深工程經理，負責新一代FC且成功開發新一代FC及銅導線IC。 唐和明亦曾獲選為IEEE院士，得到IBM Watson Research Division Award。唐和明個人有100件以上出版刊物，73件專利與3本著作。