原创 verilog语法要点

`define a

if( xx == `a) begin .... end

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initial

    $sdf_annotate("filename.sdf",UUT);

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传递的参数是子模块中定义的parameter。
传递的方法：
1、module_name #( parameter1, parameter2) inst_name( port_map);
2、module_name #( .parameter_name(para_value), .parameter_name(para_value)) inst_name (port map);
用#方法和port map的写法差不多
3、defparam
defparam heirarchy_path.parameter_name = value;
这种方法与例化分开，参数需要写绝对路径来指定。

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posedge 的产生 x-->1 or z-->1 or 0-->1

negedge 的产生 x-->0 or z-->0 or 1-->0

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always @(posedge clock or negedge rst_n) 

描述异步复位，但是仿真时候还是可能出现问题

比如写这样的代码 if(!rst_n)  a<=b;  那么b变化了，而可能a不会变化

引起测试错误

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