原创 【转】使用Allegro SI分析串扰2

4  使用了Allegro PCB SI的串扰分析方法
    一组Bus信号(时钟频率266MHz)如下图样品基板中的布线，Victim网络为网络的中央，Aggressor网络为相邻的网络，仿真模拟。
 
4.1 串扰?模拟

4.1.1 EVEN(单一)方式?串扰?仿真
 
(Receiver方面) 远边大约有振幅2v左右的串扰。

4.1.2 ODD(差动)方式?串扰?仿真
 
ODD(差动)方式大约也有振幅2v左右串扰，但稍小于EVEN方式。

4.2  综合仿真

4.2.1 EVEN方式?综合仿真
 
比较只考虑反射影响和考虑反射+串扰综合影响的结果的差别，由于串扰噪声的影响，驱动端方面53ps左右波形提前，接收端有65ps左右波形延迟。

4.2.2 ODD方式?综合仿真
 
比较通常分析的结果和综合分析的结果，由于串扰噪声的影响，驱动端有75ps左右波形延迟，接收端有60ps左右波形提前。

5 总括
5.1 哪些网络属于Aggressor网络？
时钟频率高的信号。(时钟信号，高速memory，bus信号等)

5.2 串扰噪声容易产生的状况？
Aggressor在网络里有大的过冲量产生。
Aggressor网络和Victim网络的导线间距过小。
Aggressor网络和Victim网络有长距离并行布线。

5.3 串扰噪声对波形的影响
波形斜率的影响。
波形的延时偏离。

5.4 串扰噪声对策
对Aggressor网络，constraint设定最小导线间距，
在Aggressor网络的波形里限制过冲量，和反射对策一样。
?  传送线路的阻抗控制
?  终端电阻的匹配
?  线路拓扑的最优化
对Aggressor网络实施屏蔽
对Aggressor网络，在constraint规则管理器里设定并行线路距离的最大值。
抑制层间串扰噪声，可以通过改变层布线方向，建议邻接层90度布线。

5.5 最后
    以前的印刷电路板设计，串扰对策只是根据以前经验来布局布线,不过，当BUS信号的时钟频率超过数百MHz，产品小型化?低成本化越来越流行的今天，用仿真方法模拟串扰噪声，然后分配给信号网络最适合的constraint的设计方法，已经成为印刷电路板设计的成功钥匙。
同时，时序规则要求严厉的高速memory bus的设计，串扰噪声的线路延迟，今后也将变的重要。