怎样用modelsim做后仿(编译工具采用quatus)
step1:在qurtus改变编译选项:
assignments->EDA tool setting:选择verilog还是vhdl。
step2:编译。你会在你的工程所在目录 看到一个simulation的目录,这里面有你生成的网表文件和标准延时文件。
step3:在目录:\quartus\eda\sim_lib找到你选用器件对应的库文件,将库文件和网表文件以及延时文件和testbench文件放在同一目录,在modelsim里进行编译库文件、网表文件以及bench文件。
step4:编译成功后,然后进行load,在load design的时候,需要制定延时文件的路径,以及延时文件作用的区域,延时文件的左右区域就是testbench里面调用顶层文件取的名字。
step5:打开signal窗口(view->signal)和wave窗口(view->signal),将你希望仿真的信号添加进去。
Step:仿真。。。
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