原创 计划赶不上变化

           好久不来跟新blog，从5月份一直忙，项目，找工作，各种忙。现在总算是心不忙了。在这里我们都可以畅所欲言，时间好快，一混大4了，明年7月份即将走上工作岗位。

           从去年9月份开始决定学习硬件，有一年了吧，坚持走过来了，现在回头想一想，嘿嘿。想一想当时自己用VHDL写一个交通灯的时候，花了一个多星期，自己拿着一张草稿纸，站在路旁边看着交通灯怎么变化，然后回宿舍写，仿真，最后成功。这一年自己走了很多黑路，基本上都是自己慢慢摸索走过了，我从来没有想过要放弃。现在能找到自己喜欢的工作也算是给自己一点点鼓励吧。也特别感谢严老师给予的帮助。

            计划是远远赶不上变化，我们要学会善变。

           扎实的基础才是王道。这次面试的时候，一面技术面试，先问第一个FPGA数据采集卡项目，问的很细，问到了FIFO的控制信号是什么。。。然后看着我的笔试试卷问“你觉得你的试卷做的怎么样？”我说“我做的很认真。”他继续“你把D触发器的状态转移图画出来”。我画出来。他继续“你用Verilog编出来，实现”。我画出来。

           养成一个良好的习惯。这一年来也画了几块板子，说了不怕大家笑话，，，每次都是auto routing。然后每次画板子之前跟自己说，这次一定要手动布线，自己还是不听。这是个很严重的缺点。我要改！！！！下次画FPGA的板子的时候我一定把手动布线的PCB拿来秀一秀，嘿嘿。大家引以为戒。

            说实话，学习FPGA也只是学了个皮毛，感觉自己还是浮在表面。所以在跟自己制定计划：

           1.把特权同学的深入浅出玩转FPGA好好啃一遍。

           2.把Quartus Edit菜单下面的Insert Template的基础语法熟悉下，把Verilog的基础打扎实，把 Recommended HDL Coding Styles  认真的啃完。我会专门开一个分类，来学习基础，代码风格。因为我相信只有把基础打扎实了，学什么都快。

           3.学会看由Verilog综合后的RTL图，把 timing 好好的研究下。

             不管自己多忙，希望自己能坚持下来，希望能和大家一起学习，嘿嘿。

            附件是 ATTER 网站上下载的Recommended HDL Coding Styles