原创 硬件工程师必读攻略-如何通过仿真有效提高数模混合设计性（下）2

24、请问适当选择PCB与外壳接地的点的原则是什么？

另外，一般PCB LAYOUT工程师总是根据DESIGN GUIDE/LAYOUT GUIDELINE做，我想了解一般制定GUIDE的是硬件/系统工程师，还是资深PCB工程师？谁应该对板级系统的性能负主要责任。谢谢！

答：与外壳接地点选择的原则是利用chassis ground提供低阻抗的路径给回流电流(returning current)及控制此回流电流的路径。例如，通常在高频器件或时钟产生器附近可以借固定用的螺丝将PCB的地层与chassis ground做连接，以尽量缩小整个电流回路面积，也就减少电磁辐射。谁应该负责制定guideline可能每个公司有不同的情况而有不同安排。

Guideline的制定必须对整个系统、芯片、电路动作原理有充分的了解，才能制定出符合电气规范且可实现的guideline。所以，以我个人的观点，硬件系统工程师似乎较适合这个角色。当然，资深PCB工程师可以提供在实际实现时的经验，使得这guideline可以实现的更好。

25、请问，模拟电源处的滤波经常是用LC电路。但是，我发现有时LC比RC滤波效果差，请问这是为什么，滤波时选用电感，电容值的方法是什么？

答：LC与RC滤波效果的比较必须考虑所要滤掉的频带与电感值的选择是否恰当。 因为电感的感抗(reactance)大小与电感值和频率有关。如果电源的噪声频率较低，而电感值又不够大，这时滤波效果可能不如RC。但是，使用RC滤波要付出的代价是电阻本身会耗能，效率较差，且要注意所选电阻能承受的功率。 电感值的选用除了考虑所想滤掉的噪声频率外，还要考虑瞬时电流的反应能力。如果LC的输出端会有机会需要瞬间输出大电流，则电感值太大会阻碍此大电流流经此电感的速度，增加纹波噪声(ripple noise)。 电容值则和所能容忍的纹波噪声规范值的大小有关。纹波噪声值要求越小，电容值会较大。而电容的ESR/ESL也会有影响。 另外，如果这LC是放在开关式电源(switching regulation power)的输出端时，还要注意此LC所产生的极点零点(pole/zero)对负反馈控制(negative feedback control)回路稳定度的影响。

26、在电路板尺寸固定的情况下，如果设计中需要容纳更多的功能，就往往需要提高PCB的走线密度，但是这样有可能导致走线的相互干扰增强，同时走线过细也使阻抗无法降低，请专家介绍在高速（>100MHz）高密度PCB设计中的技巧?

答：在设计高速高密度PCB时，串扰(crosstalk interference)确实是要特别注意的，因为它对时序(timing)与信号完整性(signal integrity)有很大的影响。以下提供几个注意的地方： 1.控制走线特性阻抗的连续与匹配。 2.走线间距的大小。一般常看到的间距为两倍线宽。可以透过仿真来知道走线间距对时序及信号完整性的影响，找出可容忍的最小间距。不同芯片信号的结果可能不同。 3.选择适当的端接方式。 4.避免上下相邻两层的走线方向相同，甚至有走线正好上下重迭在一起，因为这种串扰比同层相邻走线的情形还大。 5.利用盲埋孔(blind/buried via)来增加走线面积。但是PCB板的制作成本会增加。在实际执行时确实很难达到完全平行与等长，不过还是要尽量做到。除此以外，可以预留差分端接和共模端接，以缓和对时序与信号完整性的影响。

27、对于lvds低压差分信号，原则上是布线等长、平行，但实际上较难实现，是否能提供一些经验？

答：差分信号布线时要求等长且平行的原因有下列几点： 1.平行的目的是要确保差分阻抗的完整性。平行间距不同的地方就等于是差分阻抗不连续。 2.等长的目的是想要确保时序(timing)的准确与对称性。因为差分信号的时序跟这两个信号交叉点(或相对电压差值)有关，如果不等长，则此交叉点不会出现在信号振幅(swing amplitude)的中间，也会造成相邻两个时间间隔(time interval)不对称，增加时序控制的难度。 3.不等长也会增加共模(common mode)信号的成分，影响信号完整性(signal integrity )。

28、pcb设计中需要注意哪些问题？

答：PCB设计时所要注意的问题随着应用产品的不同而不同。就象数字电路与仿真电路要注意的地方不尽相同那样。以下仅概略的几个要注意的原则。 1、PCB层叠的决定；包括电源层、地层、走线层的安排，各走线层的走线方向等。这些都会影响信号品质，甚至电磁辐射问题。 2、电源和地相关的走线与过孔(via)要尽量宽，尽量大。 3、不同特性电路的区域配置。良好的区域配置对走线的难易，甚至信号质量都有相当大的关系。 4、要配合生产工厂的制造工艺来设定DRC (Design Rule Check)及与测试相关的设计(如测试点)。其它与电气相关所要注意的问题就与电路特性有绝对的关系，例如，即便都是数字电路，是否注意走线的特性阻抗就要视该电路的速度与走线长短而定。

29、在高速PCB设计时为了防止反射就要考虑阻抗匹配，但由于PCB的加工工艺限制了阻抗的连续性而仿真又仿不到，在原理图的设计时怎样来考虑这个问题？另外关于IBIS模型，不知在那里能提供比较准确的IBIS模型库。我们从网上下载的库大多数都不太准确，很影响仿真的参考性。

答：在设计高速PCB电路时，阻抗匹配是设计的要素之一。而阻抗值跟走线方式有绝对的关系， 例如是走在表面层(microstrip)或内层(stripline/double stripline)，与参考层(电源层或地层)的距离，走线宽度，PCB材质等均会影响走线的特性阻抗值。也就是说要在布线后才能确定阻抗值。一般仿真软件会因线路模型或所使用的数学算法的限制而无法考虑到一些阻抗不连续的布线情况，这时候在原理图上只能预留一些terminators(端接)，如串联电阻等，来缓和走线阻抗不连续的效应。真正根本解决问题的方法还是布线时尽量注意避免阻抗不连续的发生。 IBIS模型的准确性直接影响到仿真的结果。基本上IBIS可看成是实际芯片I/O buffer等效电路的电气特性资料，一般可由SPICE模型转换而得 (亦可采用测量， 但限制较多)，而SPICE的资料与芯片制造有绝对的关系，所以同样一个器件不同芯片厂商提供，其SPICE的资料是不同的，进而转换后的IBIS模型内之资料也会随之而异。也就是说，如果用了A厂商的器件，只有他们有能力提供他们器件准确模型资料，因为没有其它人会比他们更清楚他们的器件是由何种工艺做出来的。如果厂商所提供的IBIS不准确，只能不断要求该厂商改进才是根本解决之道。

30、在高速PCB设计时我们使用的软件都只不过是对设置好的EMC、EMI规则进行检查，而设计者应该从那些方面去考虑EMC、EMI的规则呢怎样设置规则呢。

答：一般EMI/EMC设计时需要同时考虑辐射(radiated)与传导(conducted)两个方面. 前者归属于频率较高的部分(>30MHz)后者则是较低频的部分(<30MHz). 所以不能只注意高频而忽略低频的部分. 一个好的EMI/EMC设计必须一开始布局时就要考虑到器件的位置, PCB迭层的安排, 重要联机的走法, 器件的选择等, 如果这些没有事前有较佳的安排, 事后解决则会事倍功半, 增加成本. 例如时钟产生器的位置尽量不要靠近对外的连接器, 高速信号尽量走内层并注意特性阻抗匹配与参考层的连续以减少反射, 器件所推的信号之斜率(slew rate)尽量小以减低高频成分, 选择去耦合(decoupling/bypass)电容时注意其频率响应是否符合需求以降低电源层噪声. 另外, 注意高频信号电流之回流路径使其回路面积尽量小(也就是回路阻抗loop impedance尽量小)以减少辐射. 还可以用分割地层的方式以控制高频噪声的范围. 最后, 适当的选择PCB与外壳的接地点(chassis ground)。

31、在一个系统中，包含了dsp和pld，请问布线时要注意哪些问题呢？还可以用protel来布板吗，是否有其他的好的工具呢？谢谢！

答：看你的信号速率和布线长度的比值。如果信号在传输线上的时延和信号变化沿时间可比的话，就要考虑信号完整性问题。另外对于多个DSP，时钟，数据信号走线拓普也会影响信号质量和时序，需要关注。至于工具，除了PROTEL，还有很多布线工具，如MENTOR的WG2000,EN2000系列和powerpcb，Cadence的allegro，zuken的cadstar,cr5000等，各有所长。

32、请解释“信号回流路径”，谢谢！

答：信号回流路径,即return current。高速数字信号在传输时，信号的流向是从驱动器沿PCB传输线到负载，再由负载沿着地或电源通过最短路径返回驱动器端。这个在地或电源上的返回信号就称信号回流路径。Dr.Johson在他的书中解释，高频信号传输，实际上是对传输线与直流层之间包夹的介质电容充电的过程。SI分析的就是这个围场的电磁特性，以及他们之间的耦合。

33、能否详细解释一下走线的拓扑架构？怎样调整走线的拓扑架构来提高信号的完整性。

另外还想问一下，晶振的loop gain与phase规范指的是什么？怎样通过安排迭层来减少EMI问题？

答：Topology,有的也叫routing order.对于多端口连接的网络的布线次序。这种网络信号方向比较复杂，因为对单向，双向信号，不同电平种类信号，拓朴影响都不一样，很难说哪种拓朴对信号质量有利。而且作前仿真时，采用何种拓朴对工程师要求很高，要求对电路原理，信号类型，甚至布线难度等都要了解。晶振的loop gain与phase，我对这也不了解，很抱歉。首先，EMI要从系统考虑，单凭PCB无法解决问题。层叠对EMI来讲，我认为主要是提供信号最短回流路径，减小耦合面积，抑制差模干扰。另外地层与电源层紧耦合，适当比电源层外延，对抑制共模干扰有好处。

34、为什么前向串扰中容性串扰和感性串扰是相互抵消（竞争）而后向串扰它们是叠加的呢？

答：感性耦合有一个特点就是前向和后向的幅度相等，极性相反。这是由互感的特性决定的。而容性耦合，前向和后向极性是一致的。你可以找一本电路的书看一下。所以会出现你说的情况。

35、请问关于差分线的耦合方式中edge-coupled和broadside-coupled有什么区别？在高速布线中针对这两种耦合方式应该注意些什么？

答：Edge-coupled 是指两条差分线在同一层中的耦合，而broadside-coupled是指差分线在两个相邻层间耦合。主要应注意阻抗的控制和布线空间，一般建议用edge-coupled 方式。

36、请问有没有比较系统的介绍高速设计理论方面书？我见到的都只是一些零碎的文章，您能帮我推荐几本你认为从理论到实践都很有指导意义书籍吗？ 您有没有读过由Stephen H.Hall等人编写的《High-Speed Digital System Design》一书？你觉得如何？在哪里可以买到？

答：推荐几本参考书给你：Howard W.Johnson《High-Speed Digital Design》;William J. Dally 《Digital Systems Engineering》;Charles A.Harper《High Performance Printed Circuit Boards》等，当然你提到的这本书是很有实用价值的。这种书一般国内买不到，可以通过网上购书。

37、电源层与GND层作为信号返回平面有何区别？以下两种层叠方式是否一样？

方案1： Top GND signal 5V GND singal 3V Bottom

方案2： Top GND signal 5V 3V singal GND Bottom

答：电源层与地层作为回流，在这一点上，理论上二者作用是一样的，但我没有看到过与此相关的实验或数据，不过我们在做设计时，高速信号还是尽量以地为回流的。如果这里的所有的GND是连在一起的话，两种分层都可以，但我会选择第一种方案，因为其两个电源是分隔开的。

38、在高频电路的多层板设计中电源层是使用整层好还是在电源层中走电源线之后再用地来填充的好？两种方法的分布参数是怎样的？

答：电源使用整层比走电源线要好的多。 因为整层电源平面比走电源线的方式其分布电感要小的多，分布电容要大，这些比走电源线更适合于高速/高频的设计。

39、由于差分信号的回流路径就是差分对的其中一根信号线，所以差分线跨平面分割就不存在回流路径的问题，是吗？那么差分线需要避免跨分割具体有哪些原因是什么呢？

答：但是如果有电源、地平面存在的话，差分线的回流还有一部分是通过电源、地平面的，我前面已经讲过这是因为有电磁耦合存在。所以跨分割对于差分线也需要认真考虑，在www.sigcon.com上有一篇文章讲在有电源地平面情况下差分线的回流，以及跨分割，你可以去找一下。