原创 《设计与验证Verilog HDL》的确不错

    前几天在图书馆借了本《设计与验证Verilog HDL》  之前也是看特权同学介绍了这本书   现在正在看 的确写得很好 收获很大 

     也做个读书笔记吧 

      第二章的一段

      “一般来说，module的input缺省定义为wire类型，output信号可以是wire类型，也可以是reg类型（如果在always或initial语句块中被赋值），而input是双向信号，一般将其设为tri类型，表示其有多个驱动源，如无驱动时则为三态”