原创 fpga学习日记12，Verilog基础模块之比较器

01 module comp(
02    A,                    //输入由开关决定，0：按下，1：未按下
03    B,                    //输入由开关决定，0：按下，1：未按下
04    F_M,                //大于输出，0：点亮，1：熄灭
05    F_L,                //小于输出，0：点亮，1：熄灭
06    F_E                    //等于输出，0：点亮，1：熄灭
07    );                        
08 input        [1:0]    A;            //输入端口，2位
09 input        [1:0]    B;            //输入端口，2位
10
11 output        F_M;            //输出端口
12 output        F_L;            //输出端口
13 output        F_E;            //输出端口
14
15 assign F_M = (A>B);            //直接赋值，大于的时候输出逻辑1
16 assign F_L = (A<B);            //直接赋值，小于的时候输出逻辑1
17 assign F_E = (A==B);            //直接赋值，等于的时候输出逻辑1
18
19 endmodule

 

 

 

 

4位比较器74HC85的实现

引脚和真值表如下

 

 

 

 

 

 

verilog代码实现

 

module	compare4(
input	      [3:0]		a_in,				//	第一个4位比较值
input	      [3:0]		b_in,				//	第二个4位比较值
input	      [2:0]		i_in,				//	扩展输入端

output  reg	[2:0]		f_out 			    //	比较结果输出端
				);

//******************************************************************************
//  模块名称：4位比较器模块
//  功能描述：完成4位比较器的功能
//******************************************************************************
always@( a_in or b_in or i_in ) begin
	if ( a_in > b_in )
		 f_out =	3'b100;					//	输出a大于b			
	else if( a_in < b_in )
       f_out = 3'b010;					//	输出a小于b
	else begin
		case( i_in )
		3'b000:
				f_out = 3'b110;			
		3'b010:
				f_out = 3'b010;			//	输出a小于b
		3'b100:						
				f_out = 3'b100;			//	输出a大于b
		3'b110:
				f_out = 3'b000;		
		default:
				f_out = 3'b001; 		   //	输出a等于b
		endcase
	end
end

endmodule 

 

 

 

 

 

级联和扩展用法