原创 fpga学习日记11，Verilog函数和任务

Verilog 编译命令，任务和函数

编译命令和C语言其实是很相似的 看一下基本就能理解

编译命令

`include “文件名”  把指定的文件包含进来一起处理

`define   宏名  值    宏定义

`undef    宏名       取消宏定义

`ifdef     宏名       宏定义判断

….

`else

….

`endif

`timescale    延时单位/时间精度（必须放在模块边界前面）

`uselib <工作库书说明表项>  调用库文件

`default_nettype 连线类型 定义缺省的连线类型

函数则与C完全不同 因为写的代码直接就能表示物理结构

1. 函数的定义不能含有任何时间控制语句 # @或wait等
2. 函数不能启动任务但可以调用其他函数
3. 函数定义时至少有一个输入参量
4. 在函数定义中必须有一条赋值语句给函数重点额一个内部变量付给函数的结果值，该内部变量具有和函数名相同的名字

任务就像一个过程，他可以在不同位置执行共同的代码段。共同的代码段用任务定义编写任务，这样他就能够从设计描述的不同位置通过任务调用被调用。任务可以包含延时控制而且任务也能调用其他任务和函数。任务可以没有参数

 

 

 

 

 

 

 

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