原创 熟悉工具，进入工作状态……

这两天还没有开始正式工作，部门给我们每个新来的成员分了一个师傅，由师傅带领大家接触项目，进入工作状态。

作为一个非专业成员，最近几天一直在学习，在看书。

在学习VrilogHDL的过程中发现了一本好书，给大家分享一下。书的名字叫做：《设计与验证VerilogHDL》，该书对利用Verilog进行数字逻辑设计中的一些注意事项和技巧做了比较深刻的讨论，是难得的国内这方面的好书。

还看了一下夏宇文翻译的《Verilog设计与综合》,感觉这本书写的也不错。里面从开始就把testbench的编写穿插其中，写的也不错。

还有就是熟悉软件工具了，对于逻辑设计工程师来说熟悉工作是最基本不过的要求了，首先是QuatusII，这个软件我原来就有用过，学起来还相对轻松。不过其功能十分强大不是随随便便就能把大部分功能全部熟悉的；然后是Modelsim，其他前辈用的都是6.5SE，我电脑里安装的是10.0a，尤其是脚本文件的编写，我觉得很有必要学一下；还有debussy，综合工具Synplify等等。

再就是在学习过程中发现的网站和论坛，原来在学校里，学校的BBS就能满足日常的学习科研，但是到了单位。就不能再用教育网，所以只能另觅他径来找一些资料什么的了。

EDNChina是我在学校就经常关注的网站。

还有小木虫，上面的资料也有很多。

下载一些软件有电驴和迅雷方舟，这两个地方不错。

嗯，先写这么多，与大家分享。