原创 SystemVerilog验证方法--学习心得

    在单位做FPGA开发已经有半年了，半年里学到了很多东西。由于原来有C++软件开发的经验，最近师傅给了自己一个新的任务，学习SystemVerilog在验证方面的应用。

    自己就先记一下流水账吧，首先学习了SystemVerilog相比Verilog对数据和信号类型方面的扩展。有bit，logic，ref，等。

    还引入了结构体，类，共用体，打包类型的寄存器变量等等。由于自己原先的C++开发经验，对于这些新的类型也感觉很亲切，很容易就能上手了。

    然后，学习了断言。断言常用的一些运算符，序列运算符，以及使用方法。

    再有就是TestBench搭建。分层次的TestBench搭建的结构和方法，随机激励的产生，记分板的使用等等。有时间再放一些完整的例子给大家。