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用户167589

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原创问题：如何在单独文件声明parameter设置参数

 2008-9-10 13:39  8380 5 9 分类: FPGA/CPLD

想在一个文件中声明源文件的所有参数设置，网上的做法是：

`ifndef XX

`define XX YY //or parameter XX = YY;

`endif

这样做过之后，源文件在编译时仍报错：undefined variable。

应该怎么弄呢？

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文章评论（4条评论）

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用户377235 2014-10-15 20:07

modelsim 仿真过程中需要include外部文件时候，需要绝对路径，否则报错找不到文件。例如： `include "D:/jxkc/nand_defines.v" `include "D:/jxkc/nand_parameters.v" 注意这里面的反斜杠

用户43248 2011-3-4 16:13

请问你这个问题解决了吗

用户167589 2008-9-11 14:51

不行，按照你交的，就会出现 Global declarations are illegal in Verilog 2001 syntax. 然后在源文件中报错，说参数名没有定义

ilove314_323192455 2008-9-10 22:10

`include "×××.v" ×××是你的新建的verilog module文件名，然后把所有你要定义的parameter参数到放到×××.v模块下，注意这个模块不要出现 module ×××.v () endmodule 即只要定义parameter即可

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