Synplify通过verilog库（路径：install_dir/lib/xilinx/unisim.v）把Xilinx的Macro当作黑盒处理。使用时直接在代码中实例化即可，注意与unisim.v中的声明要相同。
不知道unisim.v中的声明与ISE的language templates是不是一致。
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