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用户1708388 2012-10-31 17:00: Synplify SCOPE 约束笔记; Inputs/Outputs约束 Inputs的Value值相当于上游器件在Clock Edge的时钟-数据输出时间（Tco）最大值，即告诉FPGA要在从Clock Edge开始的Value时刻 ...; 1911 21 0 21

fpga synplify

用户1708388 2012-10-31 16:55: Xilinx 约束笔记; OFFSET IN：可理解为数据必须比时钟沿早（稳定）到达PAD的时间，即时钟到达PAD之前，数据必须已经在PAD保持稳定的时间。相当于PAD上的建立时间。相 ...; 1496 20 0 20

fpga

用户1708388 2012-10-29 19:17: PCI/PCIE笔记; PCI总线的存储器读写总线事务 Non-Posted总线事务：总线事务在数据到达目的地才能结束，引起总线拥塞。 Posted总线事务：总线事务可逐级接管、结束，缓解 ...; 3630 23 0 23

pci 3.0

用户1708388 2012-8-1 13:41: Spartan-6 GTP; 每个GTPA1_DUAL tile包含两个GTP transceivers和两个PLL。 PLL的参考时钟可来自外引脚、相邻GTPA1_DUAL、FPGA的PLL、GCLK。 ...; 1878 16 0 16

gtp

用户1708388 2012-7-1 07:48: Virtex-6 Clocking Resources 笔记; 全局时钟：每个V6器件有32个全局时钟线（global clock line），全局时钟线只能被BUFG驱动。其中只有12个全局时钟线能用到同一个时钟区域 ...; 4582 15 0 15

xilinx

用户1708388 2012-5-25 10:05: Synplify Auto Constrains; Auto Constrains用来对设计进行快速评价，为时序约束提供参考。要想使用Auto Constrains，注意： 1. 不要定义任何时钟约束。 2. multi-cycle和f ...; 1911 14 0 14

synplify

用户1708388 2012-5-25 09:19: Synplify实例化Macro; Synplify通过verilog库（路径： install_dir /lib/xilinx/unisim.v）把Xilinx的Macro当作黑盒处理。使用时直接在代码中实例化即可，注意与 unisim.v 中 ...; 1629 14 0 14

synplify

用户1708388 2012-5-25 09:19: Synplify初始化register、RAM; 初始化register： 1. 推荐方式是直接在HDL代码中描述 reg error_reg = 1'b0; reg address_reg = 8'hff; ...; 2526 13 0 13

synplify

用户1708388 2012-5-25 09:18: Synplify类推寄存器; XILINX FPGA 带时钟使能（clock enable）的寄存器：在HDL代码中添加syn_direct_enable，默认不带时钟使能。带同步置位复位（synchronous set/reset ...; 1642 13 0 13

synplify

用户1708388 2012-5-25 09:18: Synplify类推DDR; XILINX FPGA 对于output DDR： always @(posedge clk0) begin if(rst) q0 = 1'b0; else if(set) ...; 1219 14 0 14

synplify

用户1708388 2012-5-25 09:18: Synplify类推移位寄存器; 对于Xilinx的FPGA，类推移位寄存器时，需要只有被地址选中的一个寄存器是可见的。可以使用syn_srlstyle属性。 ...; 1373 16 0 16

synplify

用户1708388 2012-5-25 09:17: Synplify在Spartan、Virtex结构中的Control Set; Spartan和Virtex架构中，每个SLICE中的寄存器共享控制信号（时钟，时钟使能，同步置位、复位），这些控制信号的组合叫做一个Control Set。 Synplify可以 ...; 2023 12 0 12

synplify

用户1708388 2012-5-25 09:17: Synplify类推Xilinx RAM; 如果类推distributed RAM，要保证写操作同步，读操作异步。如果类推block RAM，要保证写操作同步，读操作同步（寄存输出）或异步（寄存地址），存储空间 ...; 2136 13 0 13

synplify

用户1708388 2012-5-25 09:16: Xilinx block RAM的写模式和冲突; read first模式最慢。异步时钟控制：一个端口写时，另一个端口不得使用禁用的时钟间建立时间窗口内的时钟沿对同一存储器位置进行读或写访问。 ...; 3076 14 0 14

fpga xilinx

用户1708388 2012-5-25 09:16: Synplify的Xilinx I/O支持; 软件不会自动插入BUFGMUX和BUFR，需要使用属性syn_insert_buffer，软件自动根据mux后时钟沿使用情况插入BUFGMUX或BUFGMUX_1。发现需要额外使用属性syn_k ...; 2029 19 0 19

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