原创 Xilinx block RAM的写模式和冲突

2012-5-25 09:16 2977 11 11 分类: FPGA/CPLD

read first模式最慢。

异步时钟控制:

一个端口写时,另一个端口不得使用禁用的时钟间建立时间窗口内的时钟沿对同一存储器位置进行读或写访问。

写模式的影响见ug383,page15.

同步时钟控制:

一个端口写时,另一端读同一存储器位置是否冲突取决于写端口的写模式。Read first模式下,两个端口的DATA_OUT都能反映写前的数据。Write first和no change模式下,读端口的DATA_OUT会有无效数据。

 

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