原创 Synplify类推DDR

2012-5-25 09:18 1117 12 12 分类: FPGA/CPLD

XILINX FPGA

对于output DDR:

always @(posedge clk0)
begin
   if(rst)
      q0 = 1'b0;
   else if(set)
      q0 = 1'b1;
   else if(ce)
      q0 = d0;
end

always @(posedge clk1)
begin
   if(rst)
      q1 = 1'b0;
   else if(set)
      q1 = 1'b1;
   else if(ce)
      q1 = d1;
end
assign q = clk0 ? q0 : q1;

synplify会检查clk0和clk1是否相位差180度。

always @(posedge clk0)
begin
   if(rst)
      q0 = 1'b0;
   else if(set)
      q0 = 1'b1;
   else if(ce)
      q0 = d0;
end

always @(negedge clk0)
begin
   if(rst)
      q1 = 1'b0;
   else if(set)
      q1 = 1'b1;
   else if(ce)
      q1 = d1;
end
assign q = clk0 ? q0 : q1;

 

对于input DDR没找到类推的方法。

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