原创 用VHDL声明一个芯片的entity和port部分

1.      声明一个芯片的entity和port部分，只能使用std_logic和std_logic_vector类型。该芯片有以下信号：

entity Test1 is

    Port ( data : inout std_logic_vector(15 downto 0);

         cs   : out std_logic;

         clock : in std_logic;

         addr : out std_logic_vector(19 downto 0));数组和一位的区别

end lab1;                        （0 to 19）另外的一种表示方式

2.      把以下真值表转换成逻辑表达式，然后再把逻辑表达式转换成VHDL语言。

逻辑表达式：

D = !A*!B*C + !A*B*!C + A*!B*!C + A*B*C

E = !A*B*C + A*!B*C + A*B*!C + A*B*C

VHDL语句：

D <= (NOT(A) and NOT(B) and C)

  OR (NOT(A) and B and NOT(C))

  OR (A and NOT(B) and NOT(C))

  OR (A and B and C);

E <= (NOT(A) and B and C)

  OR (A and NOT(B) and C)

  OR (A and B and NOT(C))

  OR (A and B and C);