原创 Verilog HDL 编写规范

        每个人都会有自己的编程习惯，为了让自己的程序别人一看就能明白，良好的编程风格应该从一开始学习就要培养。这里看过一些文章，进行了总结，可以用来参考。

命名规范：

1系统级信号：如时钟、置位复位信号，以sys_开头，如sys_clk

2低电平有效信号： 信号名称_n，如 rst_n

3经过锁存后的信号：信号名称_r，如data_r

4模块命名：多个单词取大写首字母，一个单词取前三个字母大写

5parameter型变量：变量名全部大写

格式规范：

1分节书写，每个always 都为一节，各节之间加空行，每节加注释

2Tab键对齐，同一层次左对齐，不同层次加深一个Tab

3空格使用：变量与符号、括号之间加空格，如a <= b;