PLL的IP核使用
PLL锁相环的IP核应该是在FPGA开发中用得最多的一个模块了，下面介绍如何使用PLL的IP核。首先，我们新建一个工程，新建一个verilog文件，保存。
然后选择tools→MegaWizard Plug-In Manager
选择I/O目录下的ALLPLL，使用Verilog HDL语言，并且输出一个pll_ctrl的文件，然后点next
按照红圈里所示，因为我们使用的输入时钟为50MHz，所以这里我们选择50.000，然后点next
一直点next只到来到这个画面，第一个框我们写输出频率，这里我们写200MHz，即完成4倍频，在第2个框里填的是相位的参数，我们选择0，与输入时钟无相位偏移，最后一个框填的是占空比的参数，我们选择的是50.00，然后点next到下一个画面。
按方框所示，勾选两个文件，最后点Finish。
最后我们点Yes，即可完成整个IP核的调用。
下面我们建立模块调用PLL模块
module pll(clk,rst_n,clk_2,lock);
input clk,rst_n;//输入时钟50Mhz，复位信号
output clk_2;//输出倍频的时钟，4倍频200Mhz
output lock;//PLL模块工作时会输出高电平
pll_ctrl pll_ctrl_inst (
.areset ( rst_n ),
.inclk0 ( clk ),
.c0 ( clk_2 ),
.locked ( lock )
);
endmodule
仿真结果显示输出时钟是原时钟的4倍频，lock信号为高电平，表示PLL模块正常工作。
整个PLL的IP核的调用，基本到此为止了。
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