原创基于VHDL的电子时钟设计（2）

 2009-12-1 23:27  2896 6 6 分类: FPGA/CPLD

接着上一篇博文继续完成电子时钟的设计。如果把各部分连接在一起的话就能完成电子时钟的基本设计了，当然网友们可以各显神通自己添加一些其他外加设备如日历、报警、调时、定时、或者做成多用计时/数器等等。有任何问题也在回复中提问。

上一篇博文用VHDL设计的六十进制的计数器这篇博文接着是24进制的计数器设计，稍加修改的话，再连接在一起就基本上能玩成一个电子时钟的设计了。

为了方便不同设计思想网友的选择兴趣，在此添加了十进制的计数器、二选一的选择器‘四选一选择器和七段数码管显示的设计以防不备之需。

下面是24进制计数器设计VHDL语言：

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY ESJZ IS
       PORT(
             CLK :IN STD_LOGIC;                        --时钟
EN   :IN STD_LOGIC;                       --使能端
CR   :IN STD_LOGIC;                       --清零端，低电平有效
             LD   :IN STD_LOGIC;                        --数据载入控制，低电平有效
             D    :IN STD_LOGIC_VECTOR(5 DOWNTO 0); --载入数据端
             CO   : OUT STD_LOGIC;                      --进位
             Q    :OUT STD_LOGIC_VECTOR(5 DOWNTO 0)   --计时输出
            );
     END ESJZ ;

ARCHITECTURE a OF ESJZ IS
SIGNAL     QN    :STD_LOGIC_VECTOR(5 DOWNTO 0);
BEGIN                                                 --进位控制
      CO<='1' WHEN(QN=X"23" AND EN='1')
      ELSE'0';
PROCESS(CLK,CR)
BEGIN
     IF (CR='0')THEN
        QN<="000000";
     ELSE
       IF (CLK'EVENT AND CLK='1') THEN
           IF (LD='0') THEN                             --数据加载
             QN<=D;
           ELSIF(EN='1') THEN
              IF (QN(3 DOWNTO 0)=3 and QN(5 DOWNTO 4)=2) or QN(3 DOWNTO 0)=9 THEN
                 QN(3 DOWNTO 0)<="0000";             --个位数进位
                 IF QN(5 DOWNTO 4)=2 THEN
                   QN(5 DOWNTO 4)<="00";             --十位数进位
                 ELSE
                   QN(5 DOWNTO 4)<= QN(5 DOWNTO 4)+1;
                 END IF;
              ELSE
                  QN(3 DOWNTO 0)<= QN(3 DOWNTO 0)+1;
              END IF ;
           END IF;
        END IF ;
END IF;
END PROCESS;
Q<=QN;
end a

用VHDL写的带置数功能的十进制计数器

<?xml:namespace prefix = o ns = "urn:schemas-microsoft-com:office:office" />

Library IEEE;
Use IEEE.Std_Logic_1164.ALL;
Use IEEE.Std_Logic_Unsigned.All;
Entity cnt10 Is
Port(clk,rst,EN:In Std_Logic;
      sdata:In Std_Logic_Vector(3 downto 0);
      seg:Out Std_Logic_Vector(6 downto 0);
      cout:Out Std_Logic);
End cnt10;

Architecture behav Of cnt10 Is
signal s:Std_Logic_Vector(3 downto 0);
Begin
   Process(clk,rst,sdata)
      variable QI:Std_Logic_Vector(3 downto 0);
       Begin
         If rst='1' Then
            QI:=(Others=>'0');
         Elsif clk'event and clk='1' Then
           If EN='1' THEN
           QI:=sdata;
           elsif EN='0' then
            If QI<9 Then
              QI:=QI+1;
            Else QI:=(Others=>'0');
            End If;
           End IF;
         End If;
      If QI="9" Then
         cout<='1';
      Else
         cout<='0';
      End If;
     case QI is
    When "0000"=>seg<="0111111";
       When "0001"=>seg<="0000110";
       When "0010"=>seg<="1011011";
       When "0011"=>seg<="1001111";
       When "0100"=>seg<="1100110";
       When "0101"=>seg<="1101101";
       When "0110"=>seg<="1111101";
       When "0111"=>seg<="0000111";
       When "1000"=>seg<="1111111";
       When "1001"=>seg<="1101111";
       When Others=>NULL;
end case;