原创 『整理』关于Cyclone II Device的几种时钟

摘要：基于Cyclone II Device Hankbook的几种时钟描述

一>全局时钟网络：

        在整个cycloneII器件中有16或者8个全局时钟网络驱动器，专用的时钟引脚（CLK[ ]），PLL输出，逻辑阵列和两用的时钟引脚（DPCLK[]）都能驱动全局时钟网络。

        如果这些专用的时钟引脚没有用来提供给全局时钟网络，那么他们可以被用作普通的输入引脚提供给逻辑阵列作为多通道连接。不过，如果他们被用作普通目的的输入引脚，他们没有可用的I/O寄存器，必须用LE-based寄存器来代替。

        cycloneII器件总有20个或8个有双重用处的时钟引脚，DPCLK[19..0]或者DPCLK[7..0]，较大的器件有20个，左右两边各4个，上下两边各6个。角落的CDPCLK引脚在进入时钟控制模块之前首先被复用。直到有信号通过一个多路复用器馈送到时钟控制模块之前，这些信号到时钟控制模块产生的延时要大于其他直接馈送到时钟控制模块的DPCLK引脚。在较小的cycloneII器件中（如EP2C5和EP2C8）有8个DPCLK引脚，器件的每边各两个。

        一个可编程的延时信道从DPCLK引脚到他的扇出终点是可见的，要设置从DPCLK引脚到他扇出终点的延时，要使用Quartus II软件中的Input Delay from Dual-Purpose Clock Pin  to Fan-Out Destinations assignment 设置。

      这些双重作用的引脚能连接到全局时钟网络作为高扇出控制信号，例如时钟，异步清零，预设，时钟使能，或者协议控制信号如PCI的TRDY和IRDY，外部存储接口DQS。

        全局时钟时钟网络可以为器件内部的所有资源提供时钟，例如IOEs， LEs，存储模块和内部乘法器。全局时钟线也可被控制信号使用，例如时钟使能和通过外部引脚同步或异步清除反馈，也可用于DDR SDRAM或者QDRII SRAM的DQS信号接口。内部逻辑也能驱动全局时钟网络内部产生全局时钟和异步清零，时钟使能，或者其他带大扇出的控制信号。

二>时钟控制模块：

        cycloneII器件有一个可见的时钟控制块来控制全局时钟网络。这些时钟控制模块被分配到器件的外围，每个cycloneII器件最多有16个可见时钟控制模块，器件的每边有4个，稍小一些的cycloneII器件（EP2C5或EP2C8）有8个时钟控制模块，器件的左右各4个。                                                                                                           

        这些控制模块有以下功能：1>动态全局时钟网络时钟源选择；2>动态使能或禁用全局时钟网络

        在cycloneII器件中，专用的CLK[]引脚，PLL计数器输出，PDCLK[]引脚和内部逻辑都可以向全局时钟块提供源。时钟模块的输出又反馈给相应的全局时钟网络。

        以下几个源可以作为时钟控制模块的输入：1>在同一边的4个时钟引脚作为时钟控制模块；2> 一个PLL输出三个PLL时钟引脚；3>四个DPCLK引脚（包括CDPCLK引脚）在同一边作为时钟控制模块；4>四个内部产生信号

        在这些源中，只有两个时钟引脚，两个PLL时钟输出，一个DPCLK引脚，和一个内部逻辑信号可以被器件选择输入到时钟控制模块，除了这六个输入，两个时钟引脚和两个PLL输出引脚可以被动态的选择提供给全局时钟网络。时钟控制模块支持从DPCLK和内部逻辑信号中静态选择。

如下图所示时钟信号的选择过程：

三>全局时钟网络的分配

        cycloneII器件包括16个全局时钟网络，通常用一个6-bit总线的多路复用器IOE列时钟，或者IOE行时钟。另一个复用器从6个LAB行时钟中选两个馈送给LAB内部的LE寄存器。

        LAB行时钟能送到LEs，M4K存储模块，和内部乘法器。LAB行时钟也能扩展到行IO时钟的范围。

        IOE时钟和行列时钟区域联系在一起，只有6个全局时钟源送到这些行列区域。如下如所示：