原创 SPI4.2总线简介

        SPI4.2总线数据收发通道独立，宽度均为16bit，采用LVTTL或LVDS单端电平，每根数据线上的最小数据速率为622Mbps，收发通道各有一路源同步参考时钟，在时钟信号的上升沿和下降沿都对数据进行采样，参考时钟的最低频率为311MHz。SPI4.2物理结构如下图所示。

        1).TDCLK：数据发送通道随路时钟。TDCLK与TDATE,TCTL信号同步，TDATE和TCTL在TDCLK的上升沿和下降沿采样。<?xml:namespace prefix = o ns = "urn:schemas-microsoft-com:office:office" />

        2).TDATE[15:0]：发送数据和带内控制信息。

        3).TCTL：发送控制通道。TCTL=”<?xml:namespace prefix = st1 ns = "urn:schemas-microsoft-com:office:smarttags" />1”时，TDATE[15:0]上传输的是控制字；TCTL=”0”时，TDATE[15:0]上传输的是数据。

        4).TSCLK：发送FIFO状态参考时钟。与TSTAT信号同步。

        5).TSTAT[1:0]：发送FIFO状态信号。

        6).RDCLK：数据接收通道随路时钟。RDCLK与RDATE,RCTL信号同步，RDATE和RCTL在RDCLK的上升沿和下降沿采样。

        7).RDATE[15:0]：接收数据和带内控制信息。

        8).RCTL：接收控制通道。RCTL=”1”时，RDATE[15:0]上传输的是控制字；RCTL=”0”时，RDATE[15:0]上传输的是数据。

       9).RSCLK：接收FIFO状态参考时钟。与RSTAT信号同步。

      10).RSTAT[1:0]：接收FIFO状态信号。