原创【博客大赛】Altera FPGA优化技术-Fmax的优化

 2014-2-8 22:05  1910 19 19 分类: FPGA/CPLD 文集: Altera软件以及时序

Altera FPGA优化技术-Fmax的优化

KevinWan

代码优化

增加流水线

在设计中，把较大的组合逻辑分成小块，中间加上寄存器做流水，这样可以显著提高系统的Fmax。

组合逻辑平衡

这条类似与增加流水线，使得较大的组合逻辑分一部分到较小的逻辑中，这样可以达到平衡。

复制高扇出节点

复制节点的好处是提高设计的性能和可布线性，但是会造成资源的增加

模块端口采用输入输出寄存器

对于模块的设计，Altera推荐输入的信号用寄存器打一拍，输出的信号也用寄存器打一拍再输出。

逻辑综合速度优化

速度优化设置

在Analysis & Synthesis Settings中的Optimization Technique选择Speed，工具会在综合的时候对设计进行速度优化。

全局信号设置

在Fitter中的More Setting中的Auto Global Clock选项打开的话，工具会在布局布线的时候自动的把一些高扇出的信号布在全局时钟网络上；Auto Global Register Control Singals打开的话，会把一些高扇出的寄存器控制信号布在全局网络上，包括清零、置位和时钟使能等。