原创 【博客大赛】QuartusII中的Register Retiming对流水线寄存器位置的影响

QuartusII中的Register Retiming对流水线寄存器位置的影响

KevinWan

    对于优化时序，通常我们减少组合逻辑的路径长度，这时候就需要我们在组合逻辑中插入寄存器，但是：一条很长的组合逻辑，中间添加一个寄存器即流水线，那这个寄存器理想的位置应该在两个组合逻辑的中间，但是QuartusII往往由于布线和布局等原因，往往这个寄存器并不是在中间位置，这样添加的寄存器的时序改善效果就打打折扣，QuartusII中对此有相关的设置，

在Setting--.Complation process settings-->Physical Synthesis Optimizations中时能register retiming，如下图：

测试一个简单的模块，功能如下：

布线图如下：

添加register retiming以后的效果：