原创 【博客大赛】直接型FIR的FPGA设计（三）

电路主要由四个模块构成：

系数ROM表：

用于保存242个抽头系数。深度为7bit，位宽16bit。

数据双口RAM：

用于缓存输入数据，深度一样为8bit，位宽也为8bit。

地址控制模块：

用于产生系数ROM的读地址和数据RAM的读写地址，以及后级串行卷积电路的控制信号，从而控制数据的缓存和读写。

串行卷积模块：

核心的运算模块，采用流水线进行相乘累加。其中，在对相乘累加后的数据进行了截取，截取方式：

相乘累加结果：sum[23:0]  signed;

卷积输出结果：SUM_OUT[15:0]  signed;

SUM _OUT = sum[22:7];