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在您设计时钟电路时是否仅仅因为某些方法在过去一直沿用，所以就采用它呢？或者您曾经使用过某个器件仅仅是因为其他设计中使用了它？这种现象在如今的设计中经常出现，特别是在时钟发生和分发电路中。
本书是由CYPRESS的工程师们编写的，目标读者是那些希望用最好的方法设计时钟电路的工程师。它重点讲述高速数字设计中时钟发生和分发电路的实施。本书材料是从许多经过时间检验的设计方案中挑选出来的，同时还对可满足更快的时钟频率需要的新技术进行了介绍。
最终目标是获得纯净、稳定的时钟。现在，许多公司投入整个部门来专门研究信号集成，他们进行仿真、设计审查以及各种分析，以确保时钟的最佳运行状态。设计者应考虑到几个影响时钟波形的因素，本书将研讨时钟设计的若干关键问题。
时钟发生器在当今的设计中起着举足轻重的作用，在对高速度的追求中，很多系统采用了同步设计方式，随着此方法的应用，对相同时钟产生各种频率以及产生许多副本的需要也随之产生。在大多数系统中，这些时钟需要彼此同相，否则，则将损失宝贵的周期时间。在保持所有器件以其峰值速率工作时，时钟之间的偏斜变得非常重要。专用的时钟缓冲器在提供纯净、精确的时钟信号方面起着主导作用。锁相环的使用还最大程度地减小了时钟之间的延时。这些器件为设计者提供了更多的灵活性，使设计者可以对齐时钟边沿，或者使时钟前移或后移，从而增大数据有效窗口。它们还可以补偿线路长度延时和独特的芯片时序，时钟缓冲器的确可以帮助工程师设计出最佳电路。
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用户1360991 2008-5-14 11:57
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