原创 逻辑门的高速特性_3

3.速度

3.1输出转换时间

高速电路的许多问题取决于一个更细微的指标——最小输出转换时间。最小输出转换时间至少带来了2个问题：（1）电流突变；（2）电压突变。

最小输出转换时间应该理解为上升时间和下降时间2者中更快的那一个。

(1)电流突变dI/dt ， dI/dt通过互感起作用，引起串扰。

(2)电压突变dU/dt， dU/dt通过互容起作用，引起串扰。

另外，上升时间的提高导致Fknee增大，信号的有用频谱扩展了。电压变化率可以用 V-0/Tr 来计算；电流变化率复杂一些，需要对V(t)/Tr 求2次导数（近似为1.52V/Tr^2）。

3.2 TTL电路的上升时间和下降时间[8]pp-792

考虑下图的TTL结构的电路，负载为Cload

当驱动为高电平的时候，电路对负载充电；驱动为低电平的时候，负载放电。充电的时间常数是：t=C_load*R；R大约为100ohm左右。放电的时候，t’=C_load*Rsat.

Rsat represents the saturation resistance of the transistor Q2.

同理，CMOS电路的上升和下降时间也可以从这个角度考虑。

3.4电压容限(噪声容限)

        电压容限是指驱动器的保证输出和接收器在最坏情况下的灵敏度之间的差值。设定电压容限的意义：[2]

（1）                电流流经接地通路的电阻会导致电压降；门电路发送的电压是在本地参考电位上的一个固定电位，如果发送和接收不在一个参考电位上，接收到的电位会是另一个值。

（2）                有些器件的门限电压是温度的函数，这样，温度低的器件到了温度高的环境工作可能会有问题。

（3）                快速的返回电流流经回路的电感，会产生一个电压（地弹），这个电压叠加在接收器上，可能会导致错误。

（4）                线路之间的互感互容产生的串扰叠加在接收信号上，可能会是接收失真。

（5）                振铃、反射等因素产生的信号变形，在接收端的变化比发送端更大。

基于上面几个因素，必须要使接收电路正确的接收信号，电压容限的设置对这些缺陷进行了弥补。

逻辑值            发送端                                    接收端

1                      VCC                                        

           Vhmin:2.2V(输出保证)

                                                      Vhmin: 2.0v(最坏情况下的灵敏度)

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                                                      Vlmax :0.9v(最坏情况下的灵敏度)

           Vhmax:0.7v(输出保证)

0                         GND                                         Vlmin:0v

对于接收端来说，它必须正确判断出逻辑电平。比如，当输入高于0.9v时，就不能当作低电平来处理，当输入小于2.0v时，就不能当作高电平来处理；因此，一个发送电路必须要保证它输出低电平的最大值不能超过0.9v，输出高电平的最小值不能低于2.0v；由于前面提到的原因，我们必须为输入留出一定的门限，因此，低电平最大0.7v，高电平最小2.2v，这样，在遇到信号劣化的情况下，输入端都能正确判断出发送端发送的电平。如果电平处于0.9——2.0V之间，输入电路可能将这个值判定为0，也可能判定为1，或者不定。

下图是一个ECL电路的噪声容限图。

3.3封装

   从封装的角度，我们主要考虑逻辑门电路引脚的电感的特性。

地弹的产生：由于输出转换而引起的内部参考地电位漂移称为“地弹”。地弹造成了地线上不必要的电压。

对地弹的解释：

一开始A闭合，输出高电平，管脚对负载电容充电；当输出发生转换，A打开，B闭合，这时，负载电容和器件的接地管脚构成了一个通路。电容将通过接地管脚放电，从而在接地回路上形成一个电流浪涌。前面已经谈过了，由于管脚的非理想效应，会存在引脚电感；这样，这个电流浪涌在电感上产生了一个电压。

地弹并不是只和high-to-low(下降沿)有关，也和端接方式以及逻辑门类型有关。[12]

1.芯片内部是以地作为参考电位的，会发生地弹的现象，如TTL，CMOS。

但是，PECL (positive emitter-coupled logic), on the other hand, uses the more positive power rail to derive its internal receiver-reference voltages. PECL inputs are, therefore, more susceptible to noise on the internal power rails than on the internal ground rails.

2.源端端接或不端接的时候，当输出high-to-low转换的时候，有电流浪涌流过接地引脚电感，会产生地弹。

3.如果是末端端接(分离端接)，总会有一个直流偏置流经地。A split terminator at the end of a transmission line (R₁ to V_CC and R₂ to ground) continuously sinks current while holding low. Such a load generates two ground bounce events each cycle. First, when driving low, the sinking current turns on; then, when driving high, the sinking current turns off. Either way, a sudden change in current occurs. Both transitions create a pulse of ground bounce that, if sufficiently large, can generate transitory input errors. The same thing happens on the power rail.

4. "Does the low-side noise margin of a ground-referenced chip driving a source-terminated (or un-terminated) line benefit from slowing the falling edge rate of the drivers?" The answer is yes.

需要注意的是，复位信号和中断线，比较容易受地弹的影响。通过互容的作用，引脚电容也产生类似的问题。

---------------第三章完-------------------------

Reference

[1] 数字电子技术.  阎石

[2] High speed digital design  Howard Johnson

[3] ESTIMATING POWER DISSIPATION IN CMOS Device .  IDT Application Note

[4] Digital Signal Integrity-Modeling and Simulation with Interconnects and Package

[5] I/O INTERFACE STANDARDS. IDT Application Note

[6] Introduction to LVDS, PECL, and CML. MAXIM Application Note

[7] 模拟电子技术. 童诗白

[8] Introduction to Electromagnetics Compatibility. Clayton R. Paul .Second Edition.English

[9] Signal integrity— simplified / by Eric Bogatin.

[10]数字集成电路——设计透视

[11] Big Buffer. www.sigcon.com/publication

[12] Asymmetric Noise Margins. www.sigcon.com/publication