原创 10月16日 工学日记

10月16日
       综合和下载是比较简单的，但时序约束方面还只是有了个粗浅的认识。
又经过了大约10天的学习，进度还可以。

我目前主要掌握：
1、 ISE的一般设计流程，可以用ISE设计、仿真、约束、下载项目。
2、 复习了数字电子学，对逻辑和时序有了更深的认识。
3、 Verilog语言初级掌握，可以设计一般意义上的控制逻辑。对状态机有了更深的认识，可以比较自如的编写如序列检测器这样的状态机。
4、     6层板需要修改，乔工建议把BGA0.5的焊盘改成0.4的，然后扩大内通孔直径。考虑了下，这样改也可。可以扩大通孔直径对设计是有利的。

下面有三个方面要做：

1、在去北京学习前把六层板投出去。
2、全力进行verilog进阶学习，为北京培训做好准备（听说是夏宇闻讲）。
3、购买了一本ISE 9x的应用指导书，用10天左右时间（北京学习前后）把里面的例子做一边，争取自如掌握ISE软件。