原创 通过输入资源看4输入LUT

2012-5-20 23:24 2212 9 10 分类: FPGA/CPLD

module MapViewer(

input clk,

input a,b,c,d,

output reg dout

);

always @(posedge clk)

   dout<=a&b&c&d;

 

Endmodule

RTL图

Technology Map Viewer图

 

 

Technology Map Viewer图中看出 4个输入充分利用一个逻辑资源

 

 

 

 

 

 

 

 

 

 

 

 

 

 

module MapViewer2(

input clk,

input a,b,c,d,e,

output reg dout

);

always @(posedge clk)

   dout<=a&b&c&d&e;

 

endmodule

 

 

 

Technology Map Viewer图中看出 5个输入利用二个逻辑资源,有点级联的感觉,第二个块少用了2个输入,看看是否可以充分利用上。。。。。。

 

 

 

 

 

 

 

 

 

 

 

 

 

module MapViewer3(

input clk,

input a,b,c,d,e,f,g,

output reg dout1,

output reg dout2

);

always @(posedge clk) begin

   dout1<=a&b&c&d&e;

dout2 <=f|g;

end

endmodule

Technology Map Viewer图中 新添加的两个输入,没有充分利用第二块。而是新用了一个EEEE块和一个触发器。

 

文章评论1条评论)

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用户370946 2012-7-10 22:12

好东西
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