原创 vcs 入门

synopsys vcs 软件是仿真和验证的软件，必须掌握。

vcs 即 verilog compile simulator  支持 verilog, systemVerilog, openvera, systemC等语言，同时也有代码覆盖率检测等功能。

可以合第三方软件集合使用，例如 Vera , Debussy ，Specman 等等。

  在 linux 下调用vcs，需要设置相应的环境变量。

1、学习vcs 最好的资料肯定是官方的说明书，安装软件成功后，相应doc目录下会有。

   我的目录为  ；  /home/pcc/synopsys/vcs/2011.03/doc/UserGuide/pdf

   包括  vcs.pdf， vcs_quickstart.pdf， dve_ug.pdf，  ucli_ug.pdf，以及cov_ug.pdf 和uvm相关的文档等等，关于vcs各种应用的文档都能在这个目录中找到。

2、vcs 运行流程包括两个步骤： “编译compilation”和“仿真simulation”

   编译后生成二进制可执行文件simv（名字可改） ，该文件用来仿真。

3、vcs 两种工作模式

调试一般用 DVE ，不常用 ucli 命令形式，ucli是基于 tcl 命令的交互调试模式，不如 DVE 直观。

4、vcs 编译和仿真的参数，可以设置 compile-time options 和 simulation-time options

5、例子 ： 源文件 flow.v  flow_tb.v

 (1) 先编译  vcs flow.v flow_tb.v  ，完成后生成 simv 文件，

     再仿真  ./simv

（2）编译后立即仿真   vcs flow.v flow_tb.v -R

  (1)(2) 是 batch 模式

  (3) 调用 DVE 仿真    vcs flow.v flow_tb.v -debug_all -R -gui

   注意： 使用DVE 或者 ucli 调试模式，必须加参数 -debug或者 -debug_all，-gui可以调出  DVE界面，不加-gui 默认 是ucli 模式，如下：

 （4）ucli 模式：     vcs flow.v flow_tb.v -debug_all -R -ucli

  不加 -debug_all或者-debug  ， 也能调出 DVE 进行仿真，但不支持像单步调试等一些基本的调试操作。