原创乘法器设计

 2013-12-3 13:39  798 8 8 分类: FPGA/CPLD

乘法器的设计方法有两种：

组合逻辑设计方法和时序逻辑设计方法。采用组合逻辑设计方法，电路事先将所有的乘积项全部计算出来，最后加法运算。采用时序逻辑设计方法，电路将部分已经得到的

乘积结果右移，然后与乘积项相加并保存和值，反复迭代上述步骤直到计算出最终乘积。

在该实验中就是要利用时序逻辑设计方法来设计一个 16 位乘法器，既然是利用时序逻辑设计方法那么就得利用时钟信号控制乘法器运算。用时序逻辑设计方法与用组合逻辑设计方法比较，它有什么好处呢？利用时序逻辑设计方法可以使整体设计具备流水线结构的特征，能适用在各种实际工程设计中。

在提及乘法器的速度时，可以先了解一下数据吞吐量的概念。数据吞吐量使指芯片在一定时钟频率条件下所能处理的有效数据量。假设本实验设计的芯片时钟频率可达 300MHz，那么该芯片的数据吞吐量是多少呢？

由于芯片完成一次乘法运算需要 1 个以上的时钟周期，因此，即使芯片采用300MHz 的时钟频率，它每秒钟所能处理的有效数据吞吐量也一定小于 300M。对于 16 位乘法器而言，ain 和 bin 均为 0xFFFF 时，芯片的运算量最大，计算所需的时间也最长，这种情况才能作为我们计算数据吞吐量的依据。

假设芯片在 200MHz 的条件下 ain 和 bin 均为 0xFFFF 时需要 16 个时钟周期才能得到乘法结果，那么芯片在 200MHz 的条件下的数据吞吐量就为：

200M/16=12.5M 。

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