关于学习Verilog还是学习Vhdl硬件描述语言的困扰？
我经常会遇到一些同学问我这个问题，我想借助这个平台给大家聊聊这个
话题。
本身这2者都是一种硬件描述语言，都可以完成目前的FPGA或者IC的开发设
计，因此原则上来说，用任何一种语言都是可以的；
很多进入FPGA 世界不久的朋友，第一个要学习当然是HDL 语言，在网上流行
的有Verilog和VHDL 这两个HDL 语言。通过笔者多年的个人经历来看，VHDL
太石板了，好像带着三角眼睛的中年女老师，对男学生都要求和尚头；对女生
的裙子一定要长裙，这就是VHDL给笔者的印象。笔者不是说它不好，只是笔者
嫌它麻烦而已。
反之Verilog 却像是一个活泼而且爱捣蛋的小男孩，我们知道小男孩的思想
很简单却很俏皮，我们要很难捉拿它。网上有一个很常见的问题：“学习VHDL
HDL 好？还是学习Verilog HDL 好？”... 唉~ 朋友，很多问题的答案都是
明显的。笔者会很好客的说：“来来来！Verilog HDL 很有趣也很好玩，不要
理那个死板的VHDL”。
“为什么笔者选择Verilog HDL 语言？”
嗯... 这个问题笔者也很难回答，笔者是懵懵懂懂开始进入FPGA这个世界的。
当时学习的时候没有考虑那么多，但是后来也用了VHDL语言，才发现了
Verilog HDL 语言有太多的潜能，笔者不小心就陷入研究它的陷阱了。
Verilog HDL 语言的语法和格式都比较随便，它没有VHDL语言那么严谨以及
VHDL语言使用的库很麻烦，可能是这个原因吧？事实上选择VHDL语
言也好，还是选择Verilog语言也好，都是一些萝卜青菜的问题（各有所
爱）。笔者自身不喜欢受限制太多，故Verilog HDL 语言和笔者意气相投，所
以笔者最终还是选择了它。
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