原创 0.5mHZVs.0.5MHz

看到三级钟（stratum3）芯片DS3100中的锁相环带宽可以到0.5mHZ，开始以为是0.5MHz，后来看过了锁相环的作用后明白应该是0.0005Hz，而不是500Hz。

锁相环PLL（Phase locked loop）可以用作相位跟踪（输出跟输入同频同相），可以用来做频率综合（frequency synthesizer）,输出频率稳定度跟高精度低漂移参考信号（比如温补晶振TCXO或者OCXO）几乎相当的高频信号，这时，它是一个频率源。利用PLL，可以方便地产生不同频率的高质量信号，PLL输出的信号抖动（频域上表现为相噪）跟它的环路带宽，鉴相频率大小有关。总的说来，PLL的环路带宽越小，鉴相频率越高，它的相位噪声越小（时域上抖动也越小）。

由于DS3100需要达到3级或3E级的时钟精度，需要小的相位噪声，所以这就要求它的锁相环带宽必须足够小，因此手册中的可编程带宽应该是0.0005Hz到70Hz。手册中的一个应用框图也正好是如上所述的一个频率源，外加一个温补晶振后DS3100可以输出时钟板卡所需的各个频率，成为下级线卡的输入源。