原创 pipeline RISC设计(10)--优化Multiplexer(二）--利用FPGA LE结构

pipeline RISC设计(10)--优化Multiplexer(二）--利用FPGA LE结构实现MUX<?xml:namespace prefix = o ns = "urn:schemas-microsoft-com:office:office" />

一个二选一的MUX有3个输入：data1, data2, select。因此可以用一个LUT来实现，如上图。

MUX可以register后输出或者直接输出。

简单示意图如下，

对于3-1 MUX，有5个输入端：data1,data2,data3,sel0,sel1，因此异步输出（不经过register）模式下一个LE就不能满足要求，需要2个LE。

但是同步输出（经过register）下，可以利用sload和sclear来实现为输入，因此只需要一个LE就可以实现3-1 MUX。如下图，

其中data1,data2,data3分别对应3个输入数据,data4,sload分别对应两个选择信号。

简单示意图如下，

对于4-1 MUX， 有6个输入端，data1,data2,data3,data4,sel0,sel1。

异步输出时，需要几个LE呢？（注意一个LE只能实现一个4输入1输出的Function）

1）用简单的二分法实现，需要3个LE，如下图（图中每一个紫色框体代表一个LE），每个LE实现一个2-1 MUX，

2）用下面优化的方法实现可以减少一个LE，

图中，当S0为0时，由S1选择C/D；当S0为1时，由S1选择A/B，如下图，

同步输出时，需要几个LE呢？

答案是一个或者两个。

如下图，

简单示意图如下，

下图为常用MUX的LE需求表（使用优化MUX设计方案），