原创 Modelsim仿真之二

2009-8-28 10:45 2398 9 9 分类: FPGA/CPLD

上回说到按步骤进行仿真后,得不到正确的结果。我的解决办法是添加一个reset信号。


这一次的仿真结果如下图所示:



点击看大图


分析其原因,估计如下。对于reg型数据,如果未对它进行赋值,仿真工具会认为它是不定态。为了能正确观察到仿真结果,并确定时序电路的起始相位,通常定义一个复位信号reset,用于对电路中的寄存器进行复位。


在论坛里面逛的话,发现有人碰到过类似的问题。说是仿真优化的原因。但是现在我对这个也还不太了解。


<?xml:namespace prefix = o ns = "urn:schemas-microsoft-com:office:office" />

 


当然,对于后仿真,还需要添加如xxxx_atoms.v之类的器件文件以及xxxx.sdo文件。

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