原创 FPGA管脚解释

用户I/O：不用解释了。

配置管脚：

MSEL[1:0] 用于选择配置模式，比如AS、PS等。

DATA0 FPGA串行数据输入，连接到配置器件的串行数据输出管脚。

DCLK FPGA串行时钟输出，为配置器件提供串行时钟。

nCSO（I/O）FPGA片选信号输出，连接到配置器件的nCS管脚。

ASDO（I/O）FPGA串行数据输出，连接到配置器件的ASDI管脚。

nCEO 下载链期间始能输出。在一条下载链中，当第一个器件配置完成后，此信号将始能下一个器件开始进行配置。下载链上最后一个器件的nCEO悬空。

nCE 下载链器件始能输入，连接到上一个器件的nCEO，下载链的最后一个器件nCE接地。

nCNFIG 用户模式配置起始信号。

nSTATUS 配置状态信号。

CONF_DONE 配置结束信号。

电源管脚：

VCCINT 内核电压。130nm为1.5V，90nm为1.2V

VCCIO 端口电压。一般为3.3V，还可以支持多种电压，5V、1.8V、1.5V

VREF 参考电压

GND 信号地

时钟管脚：

VCC_PLL  PLL管脚电压，直接连VCCIO

VCCA_PLL  PLL模拟电压，截止通过滤波器接到VCCINT上

GNDA_PLL  PLL模拟地

GNDD_PLL  PLL数字地

CLK[n]  PLL时钟输入

PLL[n]_OUT  PLL时钟输出

特殊管脚：

VCCPD 用于寻则驱动

VCCSEL 用于控制配置管脚和PLL相关的输入缓冲电压

PROSEL 上电复位选项

NIOPULLUP 用于控制配置时所使用的用户I/O的内部上拉电阻是否工作

TEMPDIODEN 用于关联温度敏感二极管