原创 Modelsim_Altera_SE编译出错

2013-11-17 17:32 6757 2 8 分类: FPGA/CPLD

 # Reading D:/altera/13.0/modelsim_ase/tcl/vsim/pref.tcl 

# ERROR: No extended dataflow license exists
# do ceshi_run_msim_rtl_verilog.do 
# if {[file exists rtl_work]} {
# vdel -lib rtl_work -all
# }
# vlib rtl_work
# vmap work rtl_work
# Copying D:\altera\13.0\modelsim_ase\win32aloem/../modelsim.ini to modelsim.ini
# Modifying modelsim.ini
# ** Warning: Copied D:\altera\13.0\modelsim_ase\win32aloem/../modelsim.ini to modelsim.ini.
#          Updated modelsim.ini.
# vlog -vlog01compat -work work +incdir+I:/Users/zhao/Desktop/1/4b5b_again_fa {I:/Users/zhao/Desktop/1/4b5b_again_fa/div_8.v}
# Model Technology ModelSim ALTERA vlog 10.1d Compiler 2012.11 Nov  2 2012
# -- Compiling module div_8
# Top level modules:
# div_8
# vlog -vlog01compat -work work +incdir+I:/Users/zhao/Desktop/1/4b5b_again_fa {I:/Users/zhao/Desktop/1/4b5b_again_fa/fenpin.v}
# Model Technology ModelSim ALTERA vlog 10.1d Compiler 2012.11 Nov  2 2012
# -- Compiling module fenpin
# Top level modules:
# fenpin
# vlog -vlog01compat -work work +incdir+I:/Users/zhao/Desktop/1/4b5b_again_fa {I:/Users/zhao/Desktop/1/4b5b_again_fa/nrzi_bianma.v}
# Model Technology ModelSim ALTERA vlog 10.1d Compiler 2012.11 Nov  2 2012
# -- Compiling module nrzi_bianma
# Top level modules:
# nrzi_bianma
# vlog -vlog01compat -work work +incdir+I:/Users/zhao/Desktop/1/4b5b_again_fa {I:/Users/zhao/Desktop/1/4b5b_again_fa/byte_4b5b_bianma.v}
# Model Technology ModelSim ALTERA vlog 10.1d Compiler 2012.11 Nov  2 2012
# -- Compiling module byte_4b5b_bianma
# Top level modules:
# byte_4b5b_bianma
# vlog -vlog01compat -work work +incdir+I:/Users/zhao/Desktop/1/4b5b_again_fa {I:/Users/zhao/Desktop/1/4b5b_again_fa/ceshi.v}
# Model Technology ModelSim ALTERA vlog 10.1d Compiler 2012.11 Nov  2 2012
# -- Compiling module ceshi
# Top level modules:
# ceshi
# vlog -vlog01compat -work work +incdir+I:/Users/zhao/Desktop/1/4b5b_again_fa/simulation/modelsim {I:/Users/zhao/Desktop/1/4b5b_again_fa/simulation/modelsim/ceshi.vt}
# Model Technology ModelSim ALTERA vlog 10.1d Compiler 2012.11 Nov  2 2012
# -- Compiling module ceshi_vlg_tst
# Top level modules:
# ceshi_vlg_tst
# vsim -t 1ps -L altera_ver -L lpm_ver -L sgate_ver -L altera_mf_ver -L altera_lnsim_ver -L cycloneii_ver -L rtl_work -L work -voptargs="+acc"  ceshi_vlg_tst
# vsim -L altera_ver -L lpm_ver -L sgate_ver -L altera_mf_ver -L altera_lnsim_ver -L cycloneii_ver -L rtl_work -L work -voptargs=\"+acc\" -t 1ps ceshi_vlg_tst 
# Loading work.ceshi_vlg_tst
# Loading work.ceshi
# Loading work.div_8
# Loading work.fenpin
# Loading work.byte_4b5b_bianma
# Loading work.nrzi_bianma
# ** Error: (vsim-3389) I:/Users/zhao/Desktop/1/4b5b_again_fa/simulation/modelsim/ceshi.vt(50): Port 'clk_da' not found in the connected module (3rd connection).
#         Region: /ceshi_vlg_tst/i1
# ** Error: (vsim-3389) I:/Users/zhao/Desktop/1/4b5b_again_fa/simulation/modelsim/ceshi.vt(50): Port 'data_byte_out' not found in the connected module (5th connection).
#         Region: /ceshi_vlg_tst/i1
# ** Error: (vsim-3389) I:/Users/zhao/Desktop/1/4b5b_again_fa/simulation/modelsim/ceshi.vt(50): Port 'line1' not found in the connected module (6th connection).
#         Region: /ceshi_vlg_tst/i1
# ** Fatal: (vsim-3365) I:/Users/zhao/Desktop/1/4b5b_again_fa/simulation/modelsim/ceshi.vt(50): Too many port connections. Expected 4, found 6.
#    Time: 0 ps  Iteration: 0  Instance: /ceshi_vlg_tst/i1 File: I:/Users/zhao/Desktop/1/4b5b_again_fa/ceshi.v
# FATAL ERROR while loading design
# Error loading design
# Error: Error loading design 
#        Pausing macro execution 
# MACRO ./ceshi_run_msim_rtl_verilog.do PAUSED at line 16
 
 
 
 
此错误并不是因为 前边提到的
# ERROR: No extended dataflow license exists
 
或者最后提示
FATAL ERROR while loading design
# Error loading design
# Error: Error loading design 
#        Pausing macro execution 
# MACRO ./ceshi_run_msim_rtl_verilog.do PAUSED at line 16
 
 
Modelsim_Altera_SE  是FREE的。
此错误原因是因为 编写的testbench 错误;
testbench中:
ceshi i1 (
// port map - connection between master ports and signals/registers   
.clk(clk),
.clk_ad(clk_ad),
.clk_da(clk_da),
.data_byte_in(data_byte_in),
.data_byte_out(data_byte_out),
.line1(line1)
);
 
和 verilog 文件
module ceshi( clk,
data_byte_in,
clk_ad,
led_data_out);
参数不同。导致无法生成仿真波形。
PARTNER CONTENT

文章评论6条评论)

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用户377235 2016-6-17 19:50

用quartus自动建一个tb模板文件上,就不会出这样的错误了。 我也刚学,欢迎交流 qq:732770867

用户438058 2016-5-17 20:25

哈哈 我的问题也解决了,还可以出图 不过是得点一下查看波形的全局图标

用户438058 2016-5-17 19:53

你好我这几天也遇到了,同样的问题,很是郁闷,之前都还很正常突然就不行了,重装也不行。你用的quarters 是什么版本哪?能加个qq交流吗?576358705

用户3794471 2016-5-16 17:18

这个问题折磨了4、5天时间,我已经刚刚解决了。太开心了和大家分享一下,网上我找遍了也没有可行的解决方案,避免后人出现同样的问题,友情分享一下。 首先,这并不是testbench的问题,在于license没有**成功(但是**成功了有可能还有这个提示,但是不影响使用,这个我后面讲),虽然生成了license,而且添加了环境变量,但是由于缺少license wizard,导致没有完成**,才会有以下的错误 解决方法:我是自己又装了一个modelsim10.b se版本,**过程中发现电脑左下脚开始项处多了一个license wizard,点击之后将**的license目录添加进去,就可以了。上面是se版的操作,下面说说ase 或者ae版怎么操作。 打开安装目录的win32loem文件夹,最底下会有一个wizard的应用程序,它的作用就是导入license,可是如果双击的话会提示缺少一个文件导致无法打开。没有**的原因就是缺少了几个文件,(至于为什么缺少我也不知道,我的modelsim有些还是从altera官网上下载的), 1、于是我将se版本的(win32loem文件夹)相同目录下的和wizard有关的文件都复制进来并覆盖, 2、然后双击wizard,导入license,完成。 3、打开quartus和modelsim,设置好路径,OK! 注意:此时虽然还是会有# ERROR: No extended dataflow license exists ,但是奇怪的是波形可以正常的出来了,特别的兴奋。 关于这个wizard的内容我已经压缩并上传百度云。自行下载就好。 链接:http://pan.baidu.com/s/1geXHDBl 密码:j4ks 如果关于**问题没有解决可以找我,贴吧私聊。 由于论坛原因,贴的图没显示出来,下面是解答的PDF文档。 完整文档链接http://pan.baidu.com/s/1sluxRjB 2016.5.16 By:xhh

用户377235 2015-10-24 15:54

感谢 已解决

用户1697152 2014-5-12 15:54

很好,我的问题解决了!
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用户610010 2013-11-18 11:17
fir91.v滤波器 Can't find design entity
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