原创进入65纳米时代，不要欢呼

 2007-7-4 18:11  2560 3 3 分类: MCU/ 嵌入式

当业界很多半导体芯片厂商从130纳米大举进入90纳米技术阶段时，我们时常会感到喧闹之声不绝于耳，这其实就是不久以前的事情。但或许是感官效果上的差异，我们似乎并没有明确听到为进入65纳米而扬起的号角轰鸣。这并不是说进入65纳米时代不值得庆贺，但我们确实认为厂商们在迈出这一步时大多怀着谨小慎微的态度。

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65纳米EDA工具瞄准的市场

EDA厂商大多认为，65纳米设计主要集中在手机等消费类电子领域。这类设计功能非常复杂，对产品上市时间的要求非常高，功耗也经常是影响产品竞争力、甚至是决定产品成败的关键因素。Cadence表示，65纳米技术的应用者涵盖了多个行业细分，包括微处理器、图形、无线和网络等，公司的EDA方案主要针对这些领域的前端逻辑设计师和芯片实现工程师的需求，帮助他们实现更高的性能、更小的芯片面积和更高的成品率，并且使他们在降低芯片功耗的同时不会因为转移到新工艺节点而拖延时间。Synopsys则认为，在65nm工艺节点EDA技术必须满足纳米效应所需的更为细致的晶体管级验证，无线设备中混合信号元件的增加导致对高性能Fast-SPICE仿真的需求。

巨大的挑战和绞尽脑汁的解决方案

转移到65纳米工艺节点对于芯片设计厂商来说可谓喜忧参半，而实际上他们“喜”的前提是“忧”如何解决。好在EDA厂商们最了解和体会芯片设计厂商主要的一些苦恼和困惑，并纷纷开出了他们的有效良方：

典型难题1：验证瓶颈

传统RTL设计和验证方法学已经无法满足与工艺节点转移相关的复杂性的提高，这导致了逻辑和物理设计间的过度迭代、可测试性设计困难以及缺乏解决功耗挑战的手段。总体来说，这些导致了设计过程的可预测性极低，芯片上市时间很可能受到影响。Cadence为此推出了逻辑设计工具平台，这种综合的前端解决方案有助于提高整体设计可预测性和生产力。

典型难题2：混合信号的高效集成

对于混合信号IP，如USB 2.0或PCI Express物理接口，EDA工具用户面临的挑战主要来自芯片制造后的IP集成和IP测试。由于SoC采用数字CMOS技术，因此在转向低电压数字性能时面临着集成的挑战。要将模拟元件和标准逻辑单元结合，就需要一个集成的流程进行混合信号设计。据Synopsys介绍，其解决方案是利用标准数字CMOS技术开发混合信号架构，而无需选择特殊的工艺。Synopsys同时也通过失配仿真和布局效应解决器件变异的问题，目标是提供易与标准CMOS技术集成的IP。Cadence利用其数字设计平台（Encounter）和定制设计平台（Virtuoso）的技术，为Analog-on-Top (AoT)和Digital-on-Top (DoT)设计提供了全面的设计流程。这些流程使用OpenAccess数据库进行混合信号集成，减少模拟和数字设计的反复。

典型难题3：低功耗

比起90纳米节点，65纳米工艺耗散的漏泄功率要高20～30倍。这要求设计团队采用高级低功耗技术，例如多供应电压（MSV）和电源关断（PSO）以降低功耗。不过这些技术的应用可能会拖慢上市时间、降低生产力并提高芯片故障风险。Cadence表示，公司为此将高级低功耗设计工具与设计实现和验证工具进行了集成。

典型难题4：DFM（可制造设计）/DFY（提升良率设计）

65纳米工艺节点为制造带来了一系列新的影响，例如芯片参数变化和光刻/CMP等，而且这些影响因素需要被考虑在内，才能达到既定的成品率目标。这就要求设计团队在预GDS实现阶段之前就要考虑这些制造效应的影响。Cadence提供了集成的解决方案，在RTL-to-GDS II流程中并行地优化成品率和时序、功耗及面积。对于成品率问题，Cadence使用精密的模型进行评估，计算使用关键区域分析、互连线加宽/互连线分散和脱离栅格布线等技术时的制造效应，从而实现更高的成品率。

什么是提升设计效率的方法学？

目前有几种不同的方法致力于提高设计师的生产效率。首先，人们已经在讨论把设计重用当成一种利用已有或已验证的IP模块的方法。设计重用能成功地运用在需要几种衍生产品或系列产品的应用中，但对有些应用而言，设计重用并没有多大用处。针对弥合生产效率期望与实际生产效率之间的鸿沟而言，ESL（电子系统水平设计）是另外一种途径，不过它缺乏通用工具的支持。Magma表示，人们使用ESL的一种担心是生成的设计可能不如传统手工编写代码的RTL（寄存器传输级）高效。所以在ESL更为成熟并且可适用于更广泛的应用后，人们才会考虑用ESL来提高设计师的生产效率和TAT（turn-around time）以及节省其他方面的成本。Cadence认为，ESL应该利用验证过程自动化带来的好处，并包含系统集成与验证，它必须为系统工程师、逻辑设计师、软件工程师、验证工程师和系统确认团队所使用。

从基于规则转向基于模型的工艺

Cadence认为，在65/45纳米节点，一些制造效应如光刻、蚀刻和CMP会在很大程度上影响芯片时序、芯片上参数变化和成品率，传统的基于设计规则的DRC技术逐渐失效。为精确评估这些制造效应的影响，设计师需要使用成熟的光刻、蚀刻和CMP模型以及关键区域分析技术进行成品率估算。此外，库单元描述和物理验证步骤也需要使用这些模型和成品率计分方法解决制造效应。

Magma认为，要成功完成65纳米设计，需要使用一种综合了基于工艺规则和基于模型的设计方法。如果以效率为目的，那基于工艺规则的方法是必要的，但是某些情况下，通常需要补充使用基于模型的设计方法来提高设计准确度。基于模型的方法在两个方面有助于提高设计精度，分别是光刻工艺检查(LPC)和化学机械抛光（CMP）仿真。基于模型的设计方法成功的关键在于速度，精确度，和对设计师的透明度。只要不打乱现有的设计流程或者出货（tape-out）计划，如今的设计师都期待其芯片设计能更易制造并且有更高良率。

从65纳米走向45纳米

Cadence表示，转移到45纳米后，系统级芯片将在多模式、速度、数模混合集成度和功耗等方面面临更加苛刻的要求。而且，45纳米工艺节点还将进一步加剧制造能力和成品率相关的挑战，例如光刻、蚀刻和CMP的影响将更加显著，芯片参数变性将会更加恶化；功耗将会比对应的65纳米情况下激增25倍以上。为解决这些问题，Cadence针对45纳米EDA工具产品规划包括能意识光刻效应的布线及优化、off-grid布线的基于空间的优化、拓扑模式检测、预防与分析、支持多供电电压(MSV)、电源关断(PSO)和动态电压频率调节(DVFS)等高级低功耗技术的设计、验证和实现流程等等。

Magma认为，从65纳米到45纳米的转换比90纳米到65纳米的转换相对来说直接得多。在45纳米工艺下进行设计时，IP供应商、IDM、Foundry和fabless厂商的密切合作成为取得成功的关键。而且，控制随机化的、系统化的和参数化的良率下降问题的DFM技术也将成长为IC设计流程中不可或缺的重要部分。