原创 使用Verilog编写乘法器心得

2014-7-10 14:52 1094 2 3 分类: FPGA/CPLD

     学习fpga的时候买过不少开发板,看了不少视频教程,和下载不少例程进行测试,虽然都很顺利,但是亲手开发编写程序的时候却不是那么容易,问题多多啊。

  今天就以我学习特权教程的乘法器为例,总结下学习心得。

  不少教程给出的乘法器都是通过时序电路完成,如16bit的乘法器,完成两个16bit的乘法运算则需要17个时钟周期,算法的吞吐量大为下降。

 以改进后的算法为例,使用组合逻辑电路实现8位乘法,结果为16位


 

 
 
占用资源
 

 

并不太多

一个时钟周期即完成运算,还算不错
 
 
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文章评论1条评论)

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用户403664 2014-7-30 11:40

图片都挂了啊,能持续发几篇博文会更受关注哦
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