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用户1157282 2007-9-28 10:57: 电平总结2; 要了解逻辑电平的内容，首先要知道以下几个概念的含义： 1：输入高电平（Vih）：保证逻辑门的输入为高电平时所允许的最小输入高电平，当输入电平高于Vih时 ...; 5763 13 0 13

用户1157282 2007-9-28 10:54: 电平总结1; TTL和CMOS电平 1，TTL电平：输出高电平2.4V,输出低电平0.4V。在室温下，一般输出高电平是3.5V，输出低电平是0.2V。最小输入高电平和低电平： ...; 5118 9 0 9

用户1157282 2007-5-7 12:20: 好久不见十分想念; 最近工作一直很忙，没有了时间纪录和总结，接触了很多东西，不过都没有时间深究，就等着失业了，呵，好有时间把那些自己觉得欠下的债恶补一下。现在对“仿真”很 ...; 5814 8 1 7

用户1157282 2006-3-1 08:45: VHDL学习5; 三态门三态门的应用三态门的有很多的实际应用，比如数据和地址BUS的构建，RAM或堆栈的数据端口设计等。三态门的设计当输入输出状态时 ...; 7416 14 7 16

用户1157282 2006-1-20 21:00: VHDL学习4; q : bufferr integer rang 15 dwonto 0 -- 定义q为buffer类型的端口，此端口的数据类型为integer，此整数的取值范围是从15到0。注： ...; 7501 13 0 8

用户1157282 2006-1-20 20:57: VHDL学习3; CASE语句，属于顺序语句，因此必须放在process中使用，用法如下： case expression is when choice = sequential_statements --quential_statemen ...; 8472 15 0 9

用户1157282 2006-1-11 13:10: VHDL学习2; 边沿检测：为了确保clk发生的了一次由0到1的上升跳变，采用如下语句： clk'event and (clk=' 1 ' ) and ( clk'last_vaule=' 0 ' ) 其他表达方式：clk=' ...; 8615 17 2 13

用户1157282 2006-1-8 14:21: VHDL学习1; 关键词：设计库和标准程序包 library library_name; use library_name.package_name.all; • 由于STD_LOGIC数据类型不属于VHDL标准库，所以使用时 ...; 7372 15 4 13

用户1157282 2006-1-3 01:05: 数字电子技术之逻辑数学基础; BCD(Binary Coded Decimal), 就是用4位二进制数码表示1位十进制数的0~9这十个状态。余3码 (1) ，就是10进制数+3转换成的4位二进制数，如果两个十进制数 ...; 8579 18 1 19

用户1157282 2006-1-3 00:57: 一步一个坑地向前进！！！; 终于有了自己的EDN BLOG了，好像给自己的在电子技术上的心情、体会和成长轨迹找到了一个永远而有力的见证，希望以后能和大家多多交流共同进步， ...; 6760 10 0 10

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