huotingtu_505472073的文章-第11页-面包板社区

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huotingtu_505472073 2010-11-20 09:38: 【转】影响FPGA设计中时钟因素的探讨 1; 时钟是整个电路最重要、最特殊的信号，系统内大部分器件的动作都是在时钟的跳变沿上进行, 这就要求时钟信号时延差要非常小, 否则就可能造成时序逻辑状态出错；因 ...; 1146 8 0 8

huotingtu_505472073 2010-11-19 18:16: 【转】用Verilog语言描述一个双向端口; 对双向端口，我们可以将其理解为2个分量：一个输入分量，一个输出分量。另外还需要一个控制信号控制输出分量何时输出。此时，我们就可以很容易地对双向端口建模 ...; 1435 5 0 5

huotingtu_505472073 2010-11-19 18:16: 【转】VCS仿真指南; VCS-verilog compiled simulator是synopsys公司的产品.其仿真速度相当快,而且支持多种调用方式;使用的步骤和modelsim类似,都要先做编译,再调用仿真. Vc ...; 3177 7 0 7

huotingtu_505472073 2010-11-19 18:15: 【转】JTAG控制电路的应用与研究; 所有逻辑器件的厂商生产的器件都支持JTAG 加载电路, 它是一种通用的加载电路. 几乎所有的逻辑工程师或硬件开发工程师都曾被这种简单的JTAG 控制电路困惑过. 本人 ...; 1502 4 0 4

huotingtu_505472073 2010-11-19 18:14: 【转】verilog综合小结; 一：基本 Verilog中的变量有线网类型和寄存器类型。线网型变量综合成wire，而寄存器可能综合成WIRE，锁存器和触发器。二：verilog语句结构到门级的映射 ...; 1495 6 0 6

huotingtu_505472073 2010-11-19 18:13: 【转】有限状态机编码技巧; 状态机的编码 a、状态机的编码。Biary、gray-code 编码使用最少的触发器，较多的组合逻辑。而one-hot编码反之。由于CPLD 更多的提供组合逻辑资源，而FPGA 更多 ...; 1327 5 0 5

huotingtu_505472073 2010-11-19 18:12: 【转】异步FIFO结构3; 在本系列文章的第一部分我们了解了FIFO的一般结构，并分析了单时钟FIFO的一个特例［１］。第二部分描述了双时钟设计的一种可能的结构。在第三部分我们将探究一 ...; 1338 6 0 6

huotingtu_505472073 2010-11-19 18:11: 【转】异步FIFO结构 2; 在先前的该系列文章中，我们看到了怎样用双端口、无寄存器输出的RAM设计同步FIFO。这部分我们将探讨同样的概念，并将其推广到怎样产生具有相互独立、自由工作的 ...; 1712 6 0 6

huotingtu_505472073 2010-11-19 18:10: 【转】异步FIFO结构 1; 设计一个FIFO是ASIC设计者遇到的最普遍的问题之一。本文着重介绍怎样设计FIFO——这是一个看似简单却很复杂的任务。一开始，要注意，FIFO通常用于时钟 ...; 1593 3 0 3

huotingtu_505472073 2010-11-19 18:09: 【转】编写testbench的总结; 激励的设置相应于被测试模块的输入激励设置为reg型，输出相应设置为wire类型，双向端口inout在测试中需要进行处理。方法1：为双向端口设置中间变 ...; 1250 5 0 5

huotingtu_505472073 2010-11-19 18:08: 【转】关于spartan-3电源问题; 1.所需电源种类 FPGA所需电源包括：VCCINT，VCCO和VCCAUX，其中 VCCINT是核电压，对Spartan-3系列FPGA必须接固定的＋1.2V； VCCO是Ban ...; 1267 4 0 4

huotingtu_505472073 2010-11-19 18:08: 【转】ModelSim SE仿真Altera库的一些问题; 1. modelsim怎么调用altera的库仿真啊？(megafunctions) 以前有个帖子说把quartus安装目录下的sim文件夹里面的文件编译进modelsim里面就可以了，可是sim文件 ...; 1704 3 0 3

huotingtu_505472073 2010-11-19 18:07: 【转】Quartus II 调用ModelSim 仿真 2; 5、编写一个工程RTL 源码的Testbench 文件，用于作为仿真激励（具体如何编写清参考相关数据文档资料）。这个实例的testbench 如下： module vtf_test; // Inpu ...; 1134 5 0 5

huotingtu_505472073 2010-11-19 18:06: 【转】Quartus II 调用ModelSim 仿真; 下面是基于在Altera Quartus II 下如何调用ModelSim 进行仿真的一个实例。不能否认，Quartus II（我用的7.0）无法像ISE 那样方便的直接调用ModelSim，而 ...; 1242 6 0 6

huotingtu_505472073 2010-11-19 18:06: 【转】ISE 详细步骤、作用及其理解2; 8） Mapping the Design P123 MAP 命令是将NGDBuild 命令所生成的ngd 文件，映射到具体的FPGA 器件里面去。MAP 将产生一个NCD 文件供PAR使用然后看报 ...; 2197 4 0 4

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