huotingtu_505472073的文章-第20页-面包板社区

 

文章

首页 我的博文

huotingtu_505472073 2010-11-16 17:58: 【转】ORCAD 中一次性修改元件属性; 在电路的绘制过程中有时需要修改元件的属性,现在介绍如何应用一次性修改方法进行修改,应用该方法可以大大提高我们的工作效力,这是我工作中总结的,现同大家分享. ...; 2144 3 0 3

huotingtu_505472073 2010-11-16 13:13: 【转】在ORCAD 的原理图中提取元件到库中; 大家都知道在POWERPCB 中，要提取一个封装到元件库中是一件很方便的事，只要右击SAVE TO LIBRARY 就可以了！但是有时候我们也需要将ORCAD 中的元件放到库中， ...; 1417 7 0 7

huotingtu_505472073 2010-11-16 13:12: 【转】Allegro元件封装(焊盘)制作方法总结; 在Allegro系统中，建立一个零件（Symbol）之前，必须先建立零件的管脚（Pin）。元件封装大体上分两种，表贴和直插。针对不同的封装，需要制作不同的Padstack。 ...; 1966 5 0 5

huotingtu_505472073 2010-11-16 13:12: 【转】Allegro 中常见的文件格式; allegro/APD.jrl - 记录开启 Allegro/APD 期间每一个执行动作的 command .产生在每一次新开启 Allegro/APD 的现行工作目录下 . env - 存在 pcbenv 下, ...; 1688 6 0 6

huotingtu_505472073 2010-11-16 13:11: 【转】Allegro差分线的设定; 关于差分线的设定，Allegro 可以提供几种可行的方法，这里重点说明一种基本的，也是比较容易掌握的设定方法。以USB1 为例，要求 T/B：6/6；Inner：5/7.5；另外 ...; 2600 3 0 3

huotingtu_505472073 2010-11-16 13:10: 【转】线路板设计工程师中级考试试题2; 线路板设计工程师中级考试试题(实践技能) （每题30分，共150分） 1、请说明Power pcb中，以下列举的父亲模式命令表示的意思。 Ns:依次高亮网络 ...; 1190 5 0 5

huotingtu_505472073 2010-11-16 13:10: 【转】线路板设计工程师中级考试试题; 基础知识一、单项选择 (30分) 1、PowerLogic在线路设计过程中的作用是 ( ...; 1451 4 0 4

huotingtu_505472073 2010-11-16 13:08: 【转】传输线路与高速电路的设计3; IC的动作速度与误动作为了要使电路的动作特性能符合预期目标，不单是组合封装技术的问题，包含电路设计上若有任何疏失或是欠缺周详考虑，经常事后需 ...; 1158 6 0 6

huotingtu_505472073 2010-11-16 13:06: 【转】传输线路与高速电路的设计2; 防止传输线路反射的方法如上所述防止反射最佳方法是将信号源输入与输出端的阻抗，与传输线路的特性阻抗整合，也就是说在传输线路上形成相同的特性阻 ...; 3216 5 0 5

huotingtu_505472073 2010-11-16 13:05: 【转】传输线路与高速电路的设计1; 前言类似CPU等超高速、高频电子组件相继问世，过去经常被忽视的整合问题，例如信号传输波形的优化，最近成为非常重要的课题之一。电子组件动作高速化 ...; 986 6 0 6

huotingtu_505472073 2010-11-16 13:04: 【转】高速PCB设计中的信号完整性分析问答; 一、您好：我看到很多SDRAM的数据、地址总线上都串接了小电阻（10欧姆到100欧姆）； 1、这样做的主要目的是什么？串接的电阻阻值应该怎么来确定？ 2、对于程 ...; 1307 4 0 4

huotingtu_505472073 2010-11-16 13:04: 【转】Allegro使用问题解答; 1、问：我在产生NC TAPE 文件时提示error，但并没有生成NCTAPE.LOG 可供查找错误原因，望高手帮助！答：NCTAPE.LOG 的内容其实也就是执行File/Viewlog 命令 ...; 3700 4 1 5

huotingtu_505472073 2010-11-16 13:03: 【转】Allegro中电源层分割的步骤; 1. Click ,在 Anti EtchVcc Layer,在紧贴Outline 画出一封闭区间，建议线宽采用40－60mil。此区间就是Negative Plane 的实际大小。如图： 2. Click ...; 1193 4 0 4

huotingtu_505472073 2010-11-16 13:02: 【转】PCB布局设计检视要素; 布局的DFM要求 1 已确定优选工艺路线，所有器件已放置板面。 2 坐标原点为板框左、下延伸线交点，或者左下边插座的左下焊盘。 3 PCB实际尺寸、定位器件位 ...; 1164 5 0 5

huotingtu_505472073 2010-11-16 13:02: 【转】orcad 中快速將所有零件的Footprint 加上; 方法一：一页一页修改，打开某页，按CTRL＋F-part-*，选中当前页所有器件，再点右键，选属性，在弹出对话框中按要修改REF 排序，用左键拖拉要修改的为同种 ...; 1858 5 0 5

1 ... 16 17 18 192021 22 23 24 ... 91 / 91 页下一页

关闭站长推荐

上一条

/3

下一条