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用户1566655 2010-8-7 22:40: Altera FPGA 型号含义; cyclone系列: EP1C6Q240C8 1c是cyclone 1,是一个系列 6代表 6000 个逻辑单元 q是QFP封装 240是引脚 c8是速度 cycloneIII系列: cycl ...; 5153 2 0 2

用户1566655 2010-7-26 18:36: 不可小视的状态机; 终于找到了数字时钟程序lcd显示屏周期性暗灭的原因！状态机中Write_Data_Clock状态下，输出给LCD屏的数据总线DB8的输出值没有给出！原来错误的程序如下： [ ...; 2339 2 0 2

用户1566655 2010-7-20 21:13: （转）跨时钟域数据采集总结; 作者：左左右右原文：跨时钟域数据采集总结一.典型方法二.结绳法 1.结绳法1:利用数据的边沿作时钟（例子中上升沿）。（可以将脉冲无限延 ...; 2720 2 0 2

用户1566655 2010-7-20 10:52: (转)如何設計乘加電路? (SOC) (Verilog) (MegaCore); 原文出处（真 OO无双）： http://www.cnblogs.com/oomusou/archive/2008/10/11/verilog_alt_multadd.html Abstract z = a*b + c*d;一個很簡單的運算，該 ...; 2588 2 0 2

用户1566655 2010-4-3 11:20: 用SignalTapII测量时钟频率; 用 SignalTapII 测量时钟频率 ?xml:namespace prefix = o ns = "urn:schemas-microsoft-com:office:office" / 昨日写了一个 ...; 2484 3 0 3

用户1566655 2010-3-29 16:24: USB数据采集卡制作; 已经摸了几天了，取得了一些进展。总体方案：AD→FPGA→USB芯片→PC，FPGA负责AD采样控制、内置FIFO完成数据异步传输，USB芯片用CY7C68013。 FPGA设计步骤 ...; 3267 1 4 5

用户1566655 2009-9-14 18:42: FIFO作为VGA缓冲问题，有必要么？; 鹄�br　　　　回到东土大唐，一切的苦难波折都已烟消云散，所有的悲欢离合也已尘埃落定。　　　　我独自栖身于慈恩寺内，暮鼓晨钟，青灯相伴。夜夜坐在雁 ...; 2432 2 0 2

用户1566655 2009-1-13 12:21: 电感器的型号命名及含义; 转自: http://blog.pfan.cn/niao0311/33403.html 电感器的型号命名及含义第一部分：主称第二部分：电感量第三部分：误差范围 ...; 3041 3 0 3

用户1566655 2009-1-13 10:45: Cyclone Device Configuration,Cyclone 配置的关键图表; 2530 1 0 1

用户1566655 2008-12-12 22:09: 防沉迷游戏小程序; 此程序可用于定时关闭指定程序, 以下程序实现限时运行CS 10分钟,10分钟后自动关闭. start F:\Games\cs\cstrike.exe set shi=%time:~0,2% set fen=%ti ...; 2661 2 0 2

用户1566655 2008-12-12 12:07: 有关 PARALLEL 较详细的资料; 想自制一个USB转串口的MCU/FPGA下载线,开始搜集资料. Parallel Port Central : http://www.lvr.com/parport.htm; 2458 1 0 1

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