用户257393的文章-面包板社区

 

文章

首页 我的博文

用户257393 2010-5-20 19:54: 51做的以太网板; 已经做过实物出来，可以跑TCP，UDP，HTTP，可以让单片机过把上网瘾，哈哈，不说了，上图; 1380 2 0 2

用户257393 2010-5-20 19:54: VCC VDD和VSS的解释; VCC VDD和VSS的解释一、解释 VCC：C=circuit 表示电路的意思, 即接入电路的电压； VDD：D=device 表示器件的意思, 即器件内部的工作电压； VSS：S=se ...; 1278 6 0 6

用户257393 2010-5-20 19:54: FPGA开发板各存储器之间的联系; 在FPGA开发板上都有几种不同的存储器，比如SDRAM，FLASH，EPCS，还有内部onchip memory，这几种存储器间是如何通信或者构建一个系统该如何搭配他们呢，不少人 ...; 1409 6 0 6

用户257393 2010-5-20 19:54: 一些关于微电子方面的笔试题（有答案）; FPGA 和 ASIC 的概念，他们的区别。（未知）  答案： FPGA 是可编程 ASIC 。 ASIC: 专用集成电路，它是面向专门用 ...; 1402 3 0 3

用户257393 2010-5-20 17:09: 输入阻抗怎么理解？多大比较好？; 输入阻抗是指一个电路输入端的等效阻抗。在输入端上加上一个电压源 U ，测量输入端的电流 I ，则输入阻抗 Rin 就是 U/I 。你可以把输入端想象 ...; 1480 8 0 8

用户257393 2010-5-20 13:45: 关于建立时间、保持时间的讨论; 时钟周期为T,触发器D1的时钟沿到来到触发器Q变化的时间Tco（CLK--Q）最大为T1max,最小为T1min,逻辑组合电路的延迟时间最大为T2max，最小为T2min，问触发器D2的 ...; 1855 2 0 2

用户257393 2010-5-18 13:39: 多时域设计中,如何处理信号跨时域：; 多时域设计中,如何处理信号跨时域：情况比较多，如果简单回答的话就是：跨时域的信号要经过同步器同步，防止亚稳态传播。例如：时钟域1中的一个信号，要 ...; 1893 4 0 4

用户257393 2010-5-18 13:39: 学好NiosII必须具备的条件- -; 经过1年多的学习和实践,我总结了下面几条要学好niosII所需要具备的条件: 1.良好的英文阅读能力:因为所有的nios的权威资料都是来自与下面的altera的官方网站 h ...; 1839 2 0 2

用户257393 2010-5-18 13:39: 关于inout口的使用（转）; 见许多问这个问题的, 总结一下,希望能对大家有点用处,如果有不对的地方,欢迎指出. 芯片外部引脚很多都使用inout类型的，为的是节省管腿。一般信 ...; 1835 3 0 3

用户257393 2010-5-18 13:39: QuartusII警告信息大解析(zz); p 逻辑门电路符号图; 1567 5 0 5

用户257393 2010-4-29 00:12: SOPC Builder/Nios学习经验总结(ZZ); 以下是我在“SOPC专题竞赛”学习过程中的一些总结，其实很多总结都来自于网友。希望对初学者有所帮助，也希望高手们批评指正。相信：良好的学习心态＋有效的学习 ...; 1024 3 0 3

用户257393 2010-4-24 21:01: Verilog HDL学习记录（一）; Verilog HDL学习记录（一）发表于 2007-11-21 21:19:34 看书的理解情况，简单记录以下吧。可能会很浅薄，只为自己做个笔记了。 Verilog HD ...; 1474 3 0 3

用户257393 2010-4-19 03:36: 为什么现在很多可写的存储器也叫做ROM?; 为什么现在很多可写的存储器也叫做ROM?例如FLASH,EEPROM等，它们都是可写的，为什么不叫做RAM,而叫做ROM呢? 最初,把只能读的存储器叫做ROM(Read On ...; 1456 6 0 6

用户257393 2010-4-18 16:20: NIOS II中用到的C_C++函数; IO操作函数函数原型：IORD(BASE, REGNUM) 输入参数：BASE为寄存器的基地址，REGNUM为寄存器的偏移量函数说明：从基地址为BASE的设备中读取寄存器中偏移量为R ...; 1541 3 0 3

用户257393 2010-4-18 16:20: Quartus警告分析; 1.Found clock-sensitive change during active clock edge at time time on register "name" 原因：vector source file中时钟敏感信号（如：数据，允许 ...; 2049 1 0 1

12 3 / 3 页下一页

关闭站长推荐

上一条

/3

下一条