用户313737的文章-第2页-面包板社区

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用户313737 2011-1-31 23:11: 测试总结【二】—— 小心寄存器被综合掉; 经过几天的努力，测试终于完成了三分之二，之前遇到的种种问题都得以解决，通过SPI接口可以对flash进行读写操作，接下来就是从flash里面读取数据，完成 ...; 2938 11 0 11

用户313737 2011-1-27 22:43: 测试总结【一】—— 确保测试环境正确无误; 项目到了测试阶段，simulation的完成之后满以为完成了80%，事实不是这样的，到此可能才完成不到50%，因为测试阶段可能会遇到很多意想不到的情况，有 ...; 1922 7 0 7

用户313737 2011-1-27 22:08: 设计总结【一】——关于第一个FPGA设计的总结; 参加工作已经半年，所做的项目也到了测试阶段，之前做的一个子模块已集成到系统，由于是第一个设计，所以模块的健壮性很不好，别人看我的代码估计会吐 ...; 2374 7 1 8

用户313737 2011-1-22 01:27: 跨时钟域设计3【数据同步】; 前面介绍了项目中用到的脉冲同步的基本方法，其基本功能是从某个时钟域取出一个单时钟宽度脉冲，然后在新的时钟域中建立另一个单时钟宽度的脉冲， ...; 2902 7 0 7

用户313737 2010-12-6 22:58: 跨时钟域设计2——【Fast to slow clock domain】; 跨时钟域设计中，对快时钟域的Trigger信号同步到慢时钟域，可以采用上面的电路实现，Verilog HDL设计如下： // Trigger signal sync, Fast cloc ...; 2435 5 1 6

用户313737 2010-12-6 22:51: Veriolg HDL设计规范; 规范很重要工作过的朋友肯定知道，公司里是很强调规范的，特别是对于大的设计（无论软件还是硬件），不按照规范走几乎是不可实现的。逻辑设计也是这样： ...; 1331 6 0 6

用户313737 2010-12-5 23:50: 电子行业技术网站; 资料( PDF 芯片)查询类网站: IC/PDF查询 http://www.21icsearch.com 电子元器件查询 http://www.chinadz.com/ IC/PDF查询 ...; 1511 9 0 9

用户313737 2010-12-5 23:49: 流水线设计总结; 流水线设计一、流水线设计概述流水线设计就是将组合逻辑系统地分割，并在各个部分（分级）之间插入寄存器，并暂存中间数据的方法。目的是提高数据 ...; 1881 9 0 9

用户313737 2010-12-5 23:49: 跨时钟域设计1——【Slow to fast clock domain】; 跨时钟域设计是FPGA设计中经常遇到的问题，特别是对Trigger信号进行同步设计，往往需要把慢时钟域的Trigger信号同步到快时钟域下，下面是我工作中用到 ...; 3107 11 1 12

用户313737 2010-12-5 02:24: 论坛经典帖子收藏【电子工程师】; 目录 1. 硬件工程师值多少钱. 2 2. 决定高薪的细节守则. 2 3. 公司绝不会告诉你的20大秘密（一）. 4 4. 公司绝不会 ...; 2009 5 0 5

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